「わずか2mm」に込められた大容量フラッシュメモリの革新技術 AIの進化を後工程で支える：メモリチップ32枚を1パッケージに積層
AIの急速な普及により、フラッシュメモリではさらなる大容量化が求められている。キオクシアは、高さ2mmにも満たないパッケージに、32枚の2Tb（テラビット）メモリチップを積層し、8TB（テラバイト）という大容量フラッシュメモリの開発に成功。それを支えているのが、ウエハーを極限まで薄く削る加工技術をはじめとする、高度な後工程技術である。
AI普及で「データの保存」はますます重要に
AIサービスの普及加速で、データセンターで取り扱われるデータ量は増加の一途をたどっている。生成AIの爆発的な普及に加え、最近はハルシネーションリスクの回避や解消を狙うRAG（Retrieval-Augmented Generation）の活用も増え、データ量の増加は加速している。そこで重要性が増しているのが、データセンターで使われるSSDと、SSDを構成するフラッシュメモリの存在だ。
「データ量の加速度的な増加に伴い、より高性能で大容量のSSDを求めるペースが速まっている」と語るのは、キオクシア 後工程技術技師長の田窪知章氏だ。加えて低消費電力化と低コスト化も求められている。キオクシアは早くからこうしたトレンドを見据え、SSDとフラッシュメモリの高性能化と大容量化を進めてきた。
一例として2024年には、3次元フラッシュメモリの最新製品として、「BiCS FLASH（注1）第8世代」の2Tb（テラビット）QLC（Quad-Level Cell）を開発。メモリセルの制御を担うCMOS回路とメモリセルアレイを別々のウエハーで作り込み、後で2枚のウエハーを貼り合わせるという、高度なアーキテクチャ「CMOS directly Bonded to Array（CBA）」を導入したものだ。1パッケージにBiCS FLASH第8世代のチップを16枚（16段）積層することで、32Tb（テラビット）：4TB（テラバイト）（注2）の容量を実現できるようになった。
メモリを組み立てる高度な「後工程技術」で8TBの大容量を実現
キオクシア 後工程技術技師長 田窪知章（たくぼ ちあき）氏CBAは、フラッシュメモリの高性能化に直結する半導体製造前工程の技術だが、こうした前工程の進化とともに欠かせないのが、フラッシュメモリを組み立てる後工程の進化である。メモリチップを積層し、パッケージに実装する工程だ。
フラッシュメモリの大容量化は、前工程の進化による「チップ1枚当たりの大容量化」と、後工程の進化による「パッケージ1個当たりの大容量化」という両輪によって促進される。前工程か後工程、どちらかの進化だけでは、フラッシュメモリの大容量化の要求に応えることが難しい。特に近年は、前工程の複雑化が進んでいることから、後工程による進化を加速させることが重要になっている。
キオクシアは、高度な組み立て技術によって、高さ2mm以下のパッケージ（JEDEC標準サイズ 11.5×13.5mm）に、2Tbのチップを32枚積層することに成功。フラッシュメモリ単体として8TBを実現し、SSDのさらなる大容量化に向け、また一歩大きな前進を果たした。「ここにはキオクシアの後工程の技術力とノウハウが詰まっている。特に、高精度なウエハー加工技術、材料設計、ワイヤボンディング（ワイヤ接合）技術の3つによって、このような大容量化を成し遂げた」（田窪氏）
驚異の組み立て技術、高さ2mmのパッケージにチップ32枚を積層
1つ目となる高精度なウエハー加工技術では、メモリチップをできるだけ薄く加工することで、パッケージに積層する段数を増やす。これは、パッケージ当たりのメモリ容量の増加に直結する技術だ。
キオクシアでは、直径300mmウエハーを、0.8mmの厚さから30〜40μmへと研削加工している。このとき、0.1μmの精度で加工厚さを制御する。これは、スケートリンクサイズ（60×30m）の巨大な氷を、厚さ5mmまで、誤差0.5mmで均一に削るようなものだ。いかに高度な研削加工をしているかが分かるだろう。
もしチップ1個の厚さが2μm厚くなってしまった場合、32段積層すると、全体で64μm厚くなる。これでは、チップやワイヤボンディングのワイヤがパッケージの外に飛び出てしまい、品質が保てなくなる。品質を維持しつつチップ段数を最大化できる極限まで、薄くウエハーを加工しているのだ。
2つ目は、パッケージに使う樹脂の材料設計だ。後工程では、チップを積層し、ワイヤボンディングによって下部の基板と電気的に接合する。その後、金型に樹脂を流し込んで封止し、パッケージを完成させる。ここでポイントになるのが、積層した最上段のチップおよびワイヤと、パッケージ上部までの厚み（チップ上樹脂厚）だ。ここの厚さが薄すぎると、チップやワイヤが透けて見えたり、ワイヤが外に飛び出したりする。品質や信頼性検査に影響が出るので、チップ上樹脂厚を100μm程度の厚さで高精度に形成しなくてはならない。そのためには、流動性や充てん性の面で最適な物性を持つ封止樹脂が必要になる。こうした樹脂の開発は容易ではなく、キオクシアは材料メーカーと密に連携し、材料設計を行っている。
3つ目がワイヤボンディング技術だ。チップは、ワイヤボンディングするために、少しずつ横にずらして積層していく。チップが軒のように張り出す箇所があり、そこはワイヤボンディングの最中にどうしてもたわむ。そのため、力がかかりすぎてチップが割れてしまわないよう、ワイヤボンディングの適切な応力とコントロール条件が必要になる。キオクシアはそれらを全てクリアできるように条件出しを繰り返し、製造プロセスに落とし込んでいる。「割れが発生しないよう、ワイヤボンディングでは徐々に荷重をかけるといった制御が行われる。非常に短い接合時間の中で、極めて細かい調整が行われている。そうした条件出しの技術もキオクシアの強みであり、高度な組み立て技術につながっている」（田窪氏）
あらゆる材料やツールを最適化して統合する後工程
上記3つの技術だけを見ても、極めて高度な組み立て技術が用いられていることが分かるだろう。それ以外でも、キオクシアの後工程ではさまざまな技術が最適化されている。チップを積層する際の接着フィルム、高い信号品質を維持するための基板レイアウト、配線の引き回しなどだ。さらに、チップの積層数を増やすと「チップが反る」「チップの最上段と最下段の高さの差が大きくなるので、ワイヤボンディング装置のレンズの焦点が合いにくくなる」といった課題も出てくる。これらを解消するためにも、あらゆる材料やツールを1つ1つ最適化する。こうした細かく地道な最適化を繰り返し、後工程として統合することで、フラッシュメモリの大容量化を実現しているのだ。
絶え間ない大容量化の要求に応えるべく、キオクシアは次世代パッケージ技術も開発中だ。「キオクシアは材料や装置に対する深い知見があり、フラッシュメモリの前工程、後工程や、SSD開発を担当する全ての部署で風通しがよく、積極的に議論できる点が強みだ。例えば積層したチップをツインタワーのように収める構造など、1パッケージ内のチップ積層数を増やすにはどうすべきか、常に連携して開発している」（田窪氏）
AIの発展を高度な後工程で支える
田窪氏は「人間の体に例えると、CPUなどの半導体は脳や心臓、内臓などの重要な部分に相当する。そしてそれらの半導体や電子部品をつなぐ血管や筋肉に当たるものが実装技術、つまり後工程になる」と語る。「血管や筋肉があるからこそ、あらゆる臓器が有機的に機能し、体全体としても機能を最適化、最大化できる。それが実装技術の本質だ。現在は、後工程を強化しなければ、性能を向上させにくい時代になっているのではないか」
キオクシアのフラッシュメモリは、パッケージ内のチップ積層数が、わずか1年で16枚から32枚に倍増した。「32枚積層する基礎技術自体は約8年前に検討していたが、市場要求に対しては早すぎたため、商品化には至らなかった」と田窪氏は話す。だが現在は状況が大きく異なる。AIというメガトレンドが続く中、フラッシュメモリの大容量化は今後も強く求められるだろう。「大容量で高速、小型、低消費電力、と何拍子もそろったフラッシュメモリやSSDをいち早くお客さまに届けるということ。これがキオクシアの役割だ」と田窪氏は強調する。キオクシアは、今後加速するであろうAI時代の発展を、フラッシュメモリを作る前工程だけでなく、チップを組み立てる先進的な後工程技術によって支えていくのだ。
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（注1） 「BiCS FLASH」はキオクシア株式会社の登録商標です。
（注2）一般的に容量単位はメモリチップ単体ではbit、ストレージ製品ではByte（8bit＝1Byte）が使用されます。
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提供：キオクシア株式会社
アイティメディア営業企画／制作：EE Times Japan 編集部／掲載内容有効期限：2025年9月19日
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