昨今の半導体チップ設計の世界で、最も挑戦的な課題は3次元構造を採るチップ設計だろう。半導体チップ・メーカーは現在、既存の半導体チップを積層する手法を模索している。専門家によれば、3次元構造のチップとは、さまざまな種類の半導体チップを垂直に積層し、Si（シリコン）貫通電極（TSV）技術で相互接続したものだ。このような設計が可能になれば、半導体チップ間を相互接続する配線を削減でき、ダイ寸法を縮小し、チップの性能を向上できる。
半導体チップ・メーカーはこれまで、CMOSイメージ・センサーやMEMS、パワー・アンプといったごく限られたチップを、3次元構造で設計し、TSV技術を適用してきた。米IBM社や米Intel社などの企業は、長年にわたり、TSV技術を用いてプロセッサやメモリーなどのさまざまな機能を集積することを考えている。
例えばIBM社は、TSV技術を用いたパワー･アンプを製造している。また、3次元構造のプロセッサを手掛ける研究開発プロジェクトをいくつか発表している。ただし、量産可能な3次元構造チップの登場は、早くても2012年だという。
一方、ライバル企業であるIntel社は、3次元構造の設計を活用する「キラー・アプリケーション」をまだ発見できていない。つまり、どのようなチップに3次元構造の設計を適用すれば効果的なのかが見えていない。
半導体チップ・メーカーは今、3次元構造のチップ設計を目の前にして、大きな障害に直面している。IBM社のDistinguished Engineerを務めるJohn Knickerbocker氏は、TSV技術を用いた3次元構造のチップを実現するための課題として、次の5つを挙げている。
1つ目は、3次元構造のチップ設計に使えるEDA（Electronic Design Automation）ツールが不足しているという点だ。EDAツールには、まだ開発の余地がある。
2つ目は、そもそも3次元構造のチップの設計が複雑であるという点だ。既存の3次元構造のチップはTSVを利用しているが、その数は比較的少ない。しかし3次元構造の利点を生かすには、数千のTSVを使う必要がある。このような複雑な3D設計のチップから、効果的に熱を逃がすことも、課題の1つだ。
3つ目は、チップ組み立てとテストの一連の流れを作ることだ。TSV技術を用いた3Dチップを製造するのは、垂直統合型の半導体メーカー（IDM：Integrated Device Manufacture）なのか、ファウンドリ企業なのか、あるは半導体組立企業のなのか明確になっていない。ただ1つ明らかなのは、いずれの場合も、テストは非常に難しくなるということだ。
4つ目はまったく異なる種類のチップを統合することだ。無線通信機能、メモリー、プロセッサなど、多様な半導体チップを1つに積層することは大きな課題だ。
5つ目は、統一した国際標準が存在しないことだ。国際半導体製造装置材料協会（SEMI）も、半導体関連の研究開発コンソーシアムであるSEMATECHも、それぞれ独自の異なる仕様を規定している。このほかにも、さまざまな仕様が乱立している。
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