インテルは、プロセス技術の今後の進展に備え、量子井戸電界効果トランジスタ（QWFET：Quantum Well Field-Effect Transistor）における取り組みを前進させた。
同社は2008年に、高速で低消費電力のQWFETを初めて披露した。このQWFETは、40nmのInSb（インジウム・アンチモン）材料をベースにしてpチャネル型構造を形成したもので、0.5Vの電源電圧で140GHzの遮断周波数を達成すると発表されていた。
Si（シリコン）材料で実現し得るレベルを超える性能や低消費電力性を達成するための手段として、III-V族系の半導体材料を使ったトランジスタを模索する研究が進んでいる。
インテルはこのQWFET技術をさらに一歩前進させ、米カリフォルニア州サンフランシスコで2010年12月6日〜8日に開催された半導体素子の国際学会「2010 IEEE International Electron Devices Meeting（IEDM 2010）」で発表した。同社は発表論文の中で、「高誘電率（high-k）ゲート誘電体を採用し、ゲート・ドレイン間およびゲート・ソース間分離（LSIDE）を5nmまで超微細化（ultra-scaled）した、非プレーナ型のマルチゲートInGaAs（インジウム・ガリウム・ヒ素）QWFETの報告は、今回が初めてだ」と述べている。
「非プレーナ型素子構造の上層に形成した今回のhigh-kゲート誘電体は、電気的酸化膜厚（TOXE）が20.5A（2.05nm）と期待されている通り薄く、ゲートリーク電流密度（JG）が低い上に、ゲート誘電体界面の品質も高い。寄生抵抗の大幅な削減が達成されているものの、簡略化したソース/ドレインスキームが必要とされる」（同論文）。
またインテルは、「TOXEが同程度のプレーナ型high-k InGaAs QWFETに比べて、非プレーナ型マルチゲートInGaAs QWFETでは、ゲート制御性が向上していることから、静電的特性に著しい改善がみられる。この研究成果は、低消費電力のロジックアプリケーションに向けてIII-V族材料を用いたQWFETのスケーラビリティを改善する手法として、非プレーナ型のマルチゲート素子構造が有効であることを示している」と同論文中で述べている。
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