テキサス・インスツルメンツ（TI）とマサチューセッツ工科大学（Massachusetts Institute of Technology：MIT）は、米国のサンフランシスコで開催されている半導体集積回路技術の国際学会「ISSCC（International Solid-State Circuits Conference） 2011」（2011年2月20日〜24日）において、モバイル分野における性能要求と電池容量のギャップを埋める重要なブレークスルーとなる可能性を持つ新技術の概要を発表した。
TIとMITが発表したのは、28nmプロセスで製造する超低消費電力（ULP：Ultra Low Power）のモバイル向けアプリケーションプロセッサの設計手法に関する研究成果である。論文の題名は「A 28nm 0.6V Low Power Digital Signal Processor (DSP) for Mobile Applications」。1.0Vの高性能モードから0.6Vの超低消費電力モードまでスケーリングできるDSPについて解説した。
TIによれば、このDSPはモバイル機器市場において低電圧動作に対応し、28nmプロセスで設計された初めてのLSIの1つである。現時点では、TI、NVIDIA、クアルコム、およびその他複数の半導体ベンダーが、モバイル分野のアプリケーションプロセッサ市場で激しい争いを繰り広げている。また各社は、28nmチップの出荷でも競い合っている。
TIの28nmチップは、同社のVLIW型DSP「TMS320C64x」の4イシュー、32レジスタ版をベースにしたものだ。32KバイトのL1キャッシュと128KバイトのL2キャッシュを備え、I2C、SPI、UARTの各インターフェイス、MMC（MultiMediaCard）、および外部メモリインターフェイス（EMIF：External Memory Interface）などが集積されたシステムオンチップ（SoC）製品である。
TIとMITが発表したこの論文によれば、「このチップには、カスタム設計した低電圧動作のロジックセルが60万インスタンス以上、6T STAMが43インスタンス（1.6Mバイト）以上集積されている」と言う。
「超低電圧（ULV：Ultra Low Voltage）動作に最適化したスタンダードセルライブラリと、6T SRAMマクロを活用し、新しく開発したSSTA（Statistical Static Timing Analysis：統計的静的遅延解析）手法を適用することで、このSoCは1.0Vの高性能モードから0.6VのULPモードまでスケーリングできるように設計されている」（同論文）。
このチップは電源電圧が1.0Vのときに587MHzで動作し、消費電力は113mWである。0.5Vでの最大周波数は43.4MHzだ。
193nm液浸リソグラフィとダブルパターニング技術を用いて製造した。デュアルゲート型のpoly/SiON（ポリシリコンゲート/シリコン酸窒化ゲート絶縁膜）ゲートスタックを用いている。また、同論文によれば、「pMOSの性能を高めるため、選択的にエピタキシャルSiGe（シリコンゲルマニウム）のソース・ドレインを採用した」という。「nMOSについては、一般的な歪み技術を使って性能を高めた」（同論文）。
ただし、高性能かつ低消費電力のチップの設計には課題がある。TIとMITによれば、最も大きな課題は、プロセスのばらつきに影響されずに低電圧動作時の機能とタイミングクロージャを達成することだと言う。TIとMITは今回、次の2つのブレークスルー技術を開発することでこれらの課題に対応した。超低電圧回路と低電圧領域でのSSTA（統計的静的遅延解析）である。
一般に、ディープサブミクロンプロセスで製造した回路を低い電源電圧で動作させると、チップ内のトランジスタのしきい値電圧のランダムばらつきによって、チップ上の回路が正しく動作しない可能性がある。そこでTIとMITは、「新規の超低電圧設計手法を用いて、0.6Vで安定に動作するスタンダードセルライブラリとカスタム低電圧動作メモリを開発した」と言う。
また、スタンダードセルの遅延時間の分布は、通常電圧領域とは異なり、低電圧領域では正規分布にはならない。そのためTIとMITによれば、正規分布に基づいた従来のSSTA解析ツールは0.6V動作時の遅延時間を10％〜70％も少なく見積ることがあると言う。今回は、新しく開発したSSTA手法によって、低電圧領域における設計タイミングのばらつきを8％以下まで改善した。
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