メモリの薄化限界は4μm！ 2μm台で劣化を確認：バンプレスTSV技術と併用で配線長1/10も可能に（2/2 ページ）

東京工業大学とWOWアライアンスは2015年12月15日、300mmシリコンウエハーの厚さを2μmにすることで、DRAMの特性が劣化することを確認し、シリコンウエハーの薄化は4μm程度が実用的であるとの研究成果を発表した。

[竹本達哉，EE Times Japan]

バンプレスTSV配線を使用すれば、配線性能は100倍に

　4μmという厚さは、DRAMのデバイス層よりも薄く、可視光を透過する程度の薄さだ。デバイス層を含めても、10μm以下の厚さとなり、配線長は従来のバンプとTSVを組み合わせた場合に比べ、10分の1程度にまで短縮可能になる。長さが10分の1になるため、配線抵抗と電気容積の積は100分の1にまで減少。「4Gビット、8Gビット、16Gビットといったメモリ容量の拡大に合わせてWafer on Wafer（WOW）プロセスを使って4層、8層、16層積層しても薄化したチップであれば電気的な課題が解消される」（東工大）としている。

　仮に10μm程度の厚さの16Gビット容量のメモリチップを1テラビット容量分に相当する64層積層したとしても、全体の厚みは800μm以下に抑えられる。

　東工大では、「薄化でTSVを短く、また小さくできると、加工しやすくなり、生産性が大幅に向上する。同時にバンプの制約がなくなるので、1mm²当たり1000本から1万本のTSVを形成することができる」としている。

　なお、東工大とWOWアライアンスは、2015年12月6〜9日に米国で開催された国際電子デバイス会議「IEDM 2015」で今回の成果を発表した。