「PCIe 6.0」、最大データ伝送速度は64GT/秒：PCI-SIGが発表（1/2 ページ）

PCI技術の標準化団体であるPCI-SIG（PCI Special Interest Group）が、次世代バスインタフェース「PCI Express 6.0（PCIe 6.0）」を発表した。2021年に策定する予定だという。最大64GT/sの転送速度を実現する他、変調方式はPAM-4（4値パルス振幅変調）を採用する。既に使われている56G PAM-4が用いられている。

[Rick Merritt，EE Times]

「PCI Express 6.0」を発表

　PCI技術の標準化団体であるPCI-SIG（PCI Special Interest Group）が、次世代バスインタフェース「PCI Express 6.0（PCIe 6.0）」を発表した。2021年に策定する予定だという。最大64Gトランスファー/秒（GT/s）の転送速度を実現する他、変調方式はPAM-4（4値パルス振幅変調）を採用する。既に使われている56G PAM-4が用いられている。

　さらに、開発の最前線では、既に112GT/sの規格に向けても動き出しているという。一部の専門家によれば、200GT/s以上の転送速度を実現することも可能だという見通しが立っているとしている。

　ただし、転送速度が高速化すればするほど、伝送距離が短くなるという、永遠に解消されない矛盾点も存在する。ここで、いくつか注意すべき点がある。まず、この矛盾点は、より高額なPCB材料やリタイマーチップを使用することによって軽減することが可能であるということ。そしてもう1つ、PAM-4には、レイテンシを追加することが可能なFEC（前方誤り訂正）ブロックが必要にあるという点についても検討すべきだ。

　システム開発者たちは既に、リタイマーや高額な基板材料のコストを回避すべく、サーバやネットワーク機器でケーブル接続を採用する方向に動き始めている。PCI-SIGは現在も、PCIe 6.0でどの程度のレイテンシをサポートするかについて議論を進めているところだが、ある専門家は、「数十ナノ秒単位で測定されるDRAMのレイテンシに合わせる必要がある」と指摘する。

　これまでPCIeのデータ転送には、NRZ（Non Return Zero）方式が採用されてきたが、今回初めてPAM-4とFECが採用されることになった。

　PCI-SIGのプレジデントを務めるAl Yanes氏は、「難しい取り組みとなるだろう」と話す。「全てはPHYやアナログ、ビット誤り率（BER：Bit Error Rate）などの問題だが、われわれは多くの優れたエンジニアを抱えており、とても幸運だ」と述べている。

　PCIe 6.0は、全ての旧PCIeに対して後方互換性を持たせる必要がある。マザーボードとアダプターカードを異なるタイムフレームで開発できるようにするためだ。

　高速化をけん引する役割を担っているのは、大規模なクラウドコンピューティングプロバイダーである。PCI-SIGは2019年5月に、32GT/秒を実現するPCIe 5.0（Gen5）の策定を完了させたばかりだ。このGen5規格は既に、AI（人工知能）アクセラレーターやデータセンター向けプロセッサ、ストレージシステムなどに向けたチップでテープアウトされている。また、大規模データセンターにおける、400Gビットイーサネットや800Gビットイーサネットへの移行も、インターコネクトの高速化に対する要望をけん引する要素となっている。

PC基板材料をアップグレードすると、コストが高くなる 出典：Michael Krause氏（HPE）