多チャンネル光インターコネクトの光デバイス技術：光伝送技術を知る（24） 光伝送技術の新しい潮流と動向（5）（1/3 ページ）
今回は、光インターコネクトの実現に向けた光デバイスについて、最新の研究開発動向をお伝えする。
AI（人工知能）／ML（機械学習）／HPC（高性能コンピューティング）の新しい潮流を推進するComposable Disaggregated SystemまたはMassive Node Compute Systemの実現に、光技術の寄与が期待されている。特にスーパーコンピュータと同等のNode数を有するシステムを経済的に設置、運用できるシステムの構築には、光インターコネクト技術が必要である。
今回は、光インターコネクト実現に向けた光デバイスについて、学会発表を中心に紹介する。
その前に一つ、注目すべきニュースがあったので、少し触れておきたい。2023年10月に、Intelが光トランシーバー事業をJabilに売却したことが明らかになった。
このことは、Si-photonics技術のシフトが本格化することを意味するとみている。つまり、「Si-photonics 2.0」が本格化するということだ。以下に紹介するSi-photonics事例はいずれもSi-photonics 2.0へのヒントとなる研究開発の一部である。
AI／ML／HPC光インターコネクト実用化に向けた多チャンネル化を見据えた場合、多アレイ高集積化技術が鍵であり、VCSELや半導体（SiやInP）光集積回路（PIC：Photonic Integrated Circuit）はステップアップが必要であると考えている。Intelの今回の動きにより、これに向けた研究開発が加速、活発化することを期待している。
高速シリアルデータ多チャンネル化と光インターコネクト
新しい光インターコネクトの特徴は、高速シリアルデータの多チャンネル化だ。
集積度（密度）の増大によって性能向上を目指す微細化ASICと、インタフェース高速化に適したチップレットを同じパッケージに搭載できるSystem-in-Package（SiP）により、今後もxPU（CPU、GPU、TPUなど）の処理能力向上が追求される。ASICの動作クロック周波数が飽和している中、性能向上に則したインタフェースは高速シリアルである。実際、SiP内のチップレット間インタフェースを標準化したUCIe（Universal Chiplet Interface Express）も、シリアル信号を採用している［1］。また、先行したOpen Compute Project（OCP）のBunch of Wire（BoW）でも、シリアル信号が定義されている［2］。そのシリアル信号は16本と多チャンネル並列であり、UCIeでは64本にまで拡張されている。
シリアル信号は、PCIe 5.0と同じ32Gbit/sで（BoWではBoW-512）、それに向けた開発が既に始まっている［3］。将来はCXL（Compute Express Link）同様、PCIe 6.0の64Gbit/s、PCIe 7.0の128Gbit/sと高速化されることが予測される。
［1］“Universal Chiplet Interconnect Express (UCIe) Specification,” Revision 1.0, February 24, 2022
［2］"Bunch of Wires (BoW) PHY Specification," DRAFT Version 2.0, March 1st, 2023
［3］K. Seong et al., "A 4nm 32Gb/s 8Tb/s/mm Die-to-Die Chiplet Using NRZ Single-Ended Transceiver with Equalization Schemes And Training Techniques," 2023 IEEE ISSCC 6.4
さて、新しい光インターコネクトに要求される多チャンネル化はどう実現されるだろうか。最も単純な方式は、チャネル数と同じだけファイバを使用することである。
図1は、Intelの16チャネルのPICのレイアウト図である［4］。レイアウト図で示すのは、実際のチップ写真では導波路などが見えにくいからだ。
図の「V-groove」で示されるエリアがファイバアレイの接続部で、そのピッチはファイバアレイに合わせて250μmであると考えられる。そして、変調器（Micro-ring Resonator: MRR、後述）、モード変換素子（Mode conv）などがそのピッチに合わせて設計され、冗長を持った32個のレーザーエリアも、その幅の内側に配置されていることが分かる。光インターコネクトにおいて重要なパラメーターであるShoreline （Beach front） Density、Gbit/mmを最小化する設計となっている。
チップの幅を広げないよう、電極パッドは周辺ではなく内部に配置され、フリップチップやピギーバック実装が推測される。高速Electronic IC（EIC）をPICのチップと接合する変調器の周辺は小さいパッド、高電流のレーザーの制御用は大きなパッドになっているなど、工夫がみられる。V-grooveのピッチを250μmと仮定すると、チップ幅は5mm程度と推測できる。Txだけではあるが、Shoreline Densityは100Gbit/s×16÷5mm = 320Gbit/s/mmとなる。
［4］R. Blum, "High Volume Silicon Photonics for Optical I/O and other Next Generation Applications," EPIC World Photonics Technology Summit, January 24th, 2022
このように、高速性や伝送距離だけでなく、軽量で高速同軸細線（例えば1.27mm）の数分の一であるファイバアレイピッチを生かすことが、光インターコネクトの特長にもなる。シャシ内の引き回し（Fiber Routing）にも有利である。
一般的なファイバアレイは、公衆通信網応用に開発された250μmピッチの12心ファイバアレイを基本とし、それに対応したMPOコネクターが標準である。このため、2のべき乗でシステムが構成されるコンピュータ応用との整合性が悪く、12心のうち8心を使用するなどの対応が取られてきた。
これに対し、最近、16心ファイバアレイと、それを一括接続する光コネクター［5］が開発された。また、配線密度を上げるため、ファイバアレイピッチを狭くする提案も多くある。ファイバのコアとクラッド径を現行のまま、ファイバコーティングを薄くしたピッチを200μmにするファイバアレイも開発されている［6］。さらに、それに対応したと思われる16心ファイバアレイを一括接続する小型な光コネクター［7］も登場した。コアやクラッドの径を小さくしたファイバやファイバアレイも、提案されている［6］。既に大量に敷設されているファイバや光コネクターとの整合性などもあり、新しいファイバの導入は慎重な検討が必要である。しかし、Backend Networkという新分野での適用は早いかもしれない。
［5］参考：https://www.usconec.com/media/1210/mtp-16_connector_handout.pdf
［6］K.Clayton, et al, "Addressing the Optical Infrastructure Challenges of Tomorrow’s Modern Data Center," BICSI 2020 Fall
［7］参考：https://www.senko.com/wp-content/uploads/2021/09/SN-MT-Connector_Flyer.pdf
Copyright © ITmedia, Inc. All Rights Reserved.