「半導体微細化、技術的には7nmも可能」、TSMCの開発責任者がARMイベントで言及：ビジネスニュース

半導体製造プロセスの微細化は、3次元構造を利用すれば7nmノードも不可能ではないという。だが、問題は技術ではなくコストにある。

[Dylan McGrath，EE Times]

　半導体ファウンダリ最大手のTSMC（Taiwan Semiconductor Manufacturing Company）で研究開発担当シニアバイスプレジデントを務めるShang-Yi Chiang氏（図1）によれば、「半導体製造技術の微細化は、間違いなく今後も進んでいく。FinFET（立体構造トランジスタ）を利用すれば、7nmノードまで微細化されるだろう」という。

　Chiang氏は2011年10月25日、米国カリフォルニア州サンタクララで開催された「ARM TechCon 2011」の基調講演で「7nm以降の微細化で直面する最大の課題は、技術面ではなくコスト面にある」と語った。

図1　TSMCのShang-Yi Chiang氏

　Chiang氏は、「半導体業界は、今後10年間のうちに7nm以降の微細化に関連する技術的なハードルは克服できるだろう。だが、7nmよりも微細な半導体チップを量産するとすれば、膨大なコストがかかる。また、ノードの微細化に伴って、ウェハーの価格も上昇する」と述べている。

図2　Silicon Realization GroupのChi-Ping Hsu氏

　一方、米国のEDA大手ベンダーであるCadence Design SystemsのSilicon Realization Groupで研究開発担当シニアバイスプレジデントを務めるChi-Ping Hsu氏（図2）は、同じくARM TechCon 2011の基調講演で、32nm/28nmノードから22nm/20nmノードへ移行すると、コストが劇的に増加するというデータを提示した。「半導体業界が微細化の研究開発に投じる金額は、32nm/28nmでは12億米ドルだが、22nm/20nmノードになると21億〜30億米ドルに急増する。チップの設計コストも、32nmの5000万〜9000万米ドルから、22nmでは1億2000万〜5億米ドルに跳ね上がると予想される」（Hsu氏）。

　Hsu氏によれば、「32nmノードでは、開発製造にかかるコストを回収するには、3000万〜4000万個のチップを販売する必要がある。22nmノードでは、それが6000万〜1億個になる」という。

　FinFETは、半導体メーカーが採用する初期の3次元型トランジスタである。Intelは、「Tri-Gate」と呼ぶ独自の3次元型トランジスタ技術を適用した22nmチップを、2011年後半にもサンプル出荷する予定である。

　TSMCのChiang氏は、「平面型トランジスタ技術を適用できるのは、20nmノードが最後になるだろう。それ以降、平面型の微細化に関する研究開発は失速していく」と指摘している。

【翻訳：滝本麻貴、編集：EE Times Japan】