次世代メモリ「HMC」の仕様バージョン1を公開：メモリ/ストレージ技術

DRAMチップを3次元方向に積層し、シリコン貫通電極で接続するHybrid Memory Cube（HMC）。転送速度が大幅に高速化するHMCが早期に製品化されれば、あらゆる機器に大きな改善をもたらすだろう。

[Rick Merritt，EE Times]

　次世代DRAMであるHybrid Memory Cube（HMC）の普及を目指すコンソーシアム「Hybrid Memory Cube Consortium」は2013年4月3日、HMCの「バージョン1」を公開した。同コンソーシアムは、Micron TechnologyやSamsung Electronics、SK Hynixなどが主導するもので、STMicroelectronics、ルネサス エレクトロニクス、富士通、GLOBALFOUNDRIESなど100社以上が参加している。だが、IntelやNVIDIAなどは参加していない。

　HMCは、3次元方向に積層した複数のDRAMチップをシリコン貫通電極（TSV）で接続する。

　バージョン1では、メモリを実装したときのプロセッサとの距離が8〜10インチの「short-reach」と、より近い距離の「ultra short-reach」について、転送速度を定めている。short-reachでは転送速度を最大28Gビット/秒（Gbps）に、ultra short-reachでは15Gbpsに向上することを目指す。バージョン1は、2014年第1四半期に完成する見込みである。

　SK HynixのDRAM製品化部門でバイスプレジデントを務めるJH Oh氏は、「HMCはメモリに新たなレベルの性能をもたらした。メモリの性能は飛躍的に高まり、“メモリの定義”を変えることになるだろう」と述べた。

　MicronのDRAMマーケティング部門でバイスプレジデントを務めるRobert Feurle氏は、「HMCが実用化されれば、コンピュータシステムはもちろん、最終的には民生用途に抜本的な改善をもたらすと確信している」と語った。

　一方、米国の電子部品関連標準化団体 「JEDEC Solid State Technology Association」は、既存のメモリインタフェース「Wide I/O」の後継規格として、高帯域幅のメモリインタフェースの標準化に取り組んでいると言われている。

HMCの構造。メモリコントローラやプロセッサとの通信インタフェースを兼ねる物理層の上に、TSVで接続されたメモリチップが積層されている。

【翻訳：青山麻由子、編集：EE Times Japan】