消費電力1/100に！ 夢の“不揮発ロジック”の実用化へ前進：プロセス技術 不揮発ロジック（2/3 ページ）

NECと東北大学は、スピントロニクス技術のロジックLSI分野への応用の道を開く2つの開発成果を発表した。2者は、「今回の開発成果をさらに進化させ、2017年頃には商用デバイスに技術を反映させたい」とする。

[竹本達哉，EE Times Japan]

L3キャッシュ程度の混載メモリでのMTJ素子応用にメド

　プロセッサなどのデバイスに混載されるキャッシュメモリは、マルチコア化などに伴い容量が増大する傾向にあり、キャッシュメモリ部の待機電力も大きくなっている。そのため、キャッシュメモリを不揮発化しようとしている。ただ、キャッシュメモリは、DRAMなどのメインメモリに比べ、容量は小さいものの高速なアクセススピードが求められる。キャッシュメモリに、MTJ素子による不揮発性メモリを用いるには、現行のSRAMと同様のアクセススピードを実現する必要がある。

　しかし、MTJ素子を高速にスイッチング動作させるには、大きな電流が必要となる。大電流を流すためには、トランジスタ構造が大きくなるとともに、消費電力が増大する。さらに、スイッチング時間が短くなるとスイッチング確率（正しくスイッチングする確率）も著しく低くなるという課題を持つ。これまで、NECと東北大が開発してきた混載メモリでも書き込み時間は40ns程度と、2ns程度のSRAMに比べ遅く、混載メモリとして応用するためのネックとなっていた。

MTJ素子のスイッチング特性（左）、MTJ素子を使った記憶セルの課題と開発の目的 （クリックで拡大） 出典：NEC/東北大学

MTJ素子への書き込み要する時間だけSRAMでデータ保持

　今回、2者は、L3キャッシュメモリで要求される2ns程度の高速書き込みを実現するため、SRAMとMTJ素子を組み合わせた「バックグラウンド書き込み方式」を考案した。この方式は、書き込みが高速なSRAMとMTJ素子を併用するもので、とりあえずSRAM側は2nsという短時間で書き込みを終える。同時に、同じデータをMTJ素子側は、5ns程度の時間をかけてゆっくりと書き込むという仕組みだ。回路の工夫で、CPUなどキャッシュメモリを使う側には、MTJ素子の書き込みの遅さは見えず、従来のSRAM同様のアクセススピードで使用できる。また、2者は、MTJ素子の書き込みが終了した後に、電源を遮断するタイマーを電源分割単位毎に構成する技術も合わせて開発。そのため、SRAMのデータ保持は、MTJ素子への書き込みが完了するまでの暫定的なものであり、大部分の時間はMTJ素子のみでデータを保持するため、SRAMでの電力消費はわずかだ。

左は、「バックグラウンド書き込み方式」のイメージ。右は、SRAM、MTJ素子の書き込み時間のグラフ。SRAMは2.1nsの書き込み動作で動く一方、黒い線で表しているMTJの書き込みは5.3nsを費やしている。タイマーにより、9nsでメモリセルへの電源を落としている （クリックで拡大） 出典：NEC/東北大学

作製した混載メモリのチップ写真 （クリックで拡大） 出典：NEC/東北大学

　SRAMとMTJ素子を双方を使用するため、チップサイズの増大が懸念されるが、MTJ素子はトランジスタ上に構成できるため、一般的な6トランジスタ構成のSRAMとチップサイズは変わらないという。

　今回、90ナノCMOSプロセスを使用しバックグラウンド書き込み方式を使った1Mビット容量の混載メモリを試作した結果、電源電圧1.3Vでの動作、2.1nsという高速書き込みが行えることを確認し、「L3キャッシュレベルでMTJ素子が応用できる基盤技術が確立できた」（NEC/東北大学）としている。