ザイリンクスが400Gb イーサネットの動作デモを公開――20nmFPGAで：プログラマブルロジック（2/2 ページ）

Xilinx（ザイリンクス）は2014年11月、エンジニアリングサンプル（ES）出荷段階にある20nmプロセスを用いたFPGA「Virtex UltraScaleファミリ XCVU095」を使用した400Gビット イーサネットの動作デモを公開した。

[竹本達哉，EE Times Japan]

32.75Gb/sトランシーバ×16チャネル

　披露したデモボードは、GTYを32個搭載するXCVU095とともに、CFP4仕様の100Gビット/秒 光トランシーバ/光デバイス（CFP4 光インタフェース）が4個や次世代DRAMであるHybrid Memory Cube（HMC：容量4Gバイト）、バックプレーン接続用コネクタなどを搭載し、通信機器などへの応用を見越した構成だ。

デモボートの構成 （クリックで拡大） 出典：ザイリンクス

　CFP4 光インタフェースとの接続は、GTYを4×4個（計16チャネル）を使用し400Gビット以上の帯域幅を確保。仕様策定段階の400Gビット イーサネット仕様に準じたMAC/PCSを実装し、2つの光インタフェースで送信したものを、残りの2つの光インタフェースで受信するループバック通信で動作させ、399.14Gビット/秒の帯域を実現した。

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400Gビット イーサネットの動作デモ。光ファイバーコネクタを抜くと伝送が停止し、実際に動作していることが分かる

　なお、デモでは、400Gビット イーサネット以外にもGTYを使用しHMCと接続し、メモリとの高速接続を実現した他、GTY8個を使用しリタイマなしのバックプレーン接続、伝送も行える構成となっている。

レイアウト使用率は50％を大幅に下回る

　こうした高速伝送を行いながらも、ロジックセルの使用量は、XCVU095が持つ約94万ロジックセルの半分を大幅に下回る程度に収まり、「十分に、FPGAとして、さまざまなユーザーのアプリケーションを実装できる」（Saban氏）という。また今回のデモの開発には、「Vivado Design suite」を使用。Saban氏は、「400Gビット イーサネットのMAC/PCSが整理されたレイアウトで実装できており、開発環境としても十分に仕上がっていることが分かってもらえるだろう」とする。

　そしてSaban氏は、「ES段階のデバイスで、400Gビット イーサネットも安定して動作させることができた。今後、出荷を開始していくVirtex UltraScaleファミリには、XCVU095で検証済みのGTYを横展開していくため、XCVU095同様、安定した動作を実現する高品質なデバイスとして提供できる」と語った。