SoC設計者が“ポスト・ムーアの法則時代”を生き抜く術：「ムーアの法則」はもう何もおごってくれない！（4/4 ページ）

チップ設計者に「タダ飯」をごちそうしてくれた“ムーアの法則”がなくなろうとしている。これからチップ設計者が生きていくには性能向上と消費電力低減を実現する革新的方法を自ら生み出していくしかない。

[Kurt Shuler（Arteris社マーケティング部副社長），EDN]

インターコネクトの面積と電力を低減

　オンチップ通信とアービトレーションにはより多くのトランジスタと配線が必要になるため、チップ機能が増えるに従って消費されるダイ面積もうなぎのぼりに増えていきます。これがルーティングの集中を招き、タイミング問題を生じさせる。配線はトランジスタと同じように縮小できるわけではないため、必要な面積とメタル層が増え、これが複雑さとコストを増加させます。

　IPを最も効率的に接続できるオンチップ通信技術を選択すれば、要件とユースケースに基づいたスケーラビリティが可能になります。例えば、パケットベースのNoC（network-on-chip）インターコネクト技術を電力管理と統合することで、オンチップファブリックのサイズや電力バジェットを増大させることなくチップのサイズと機能を拡張できます。

設計期間の短縮

　“ポスト・ムーアの法則”時代を生き抜くためのもう1つの方法は、SoC設計段階での生産性を上げることです。“ポスト・ムーアの法則”時代のSoCにとって、インターコネクトはこの段階でより重要な役割を担うことになります。

　既存のチップをリファクタリングするのであろうと、新しいチップを作成するのであろうと、設計チームは要件とユースケースに基づいて候補となるSoCアーキテクチャをいち早く作成し、モデルを用いてそのシミュレーションを行う必要があります。そして次に、業界標準ツールを使用してシミュレーションデータを検証し、その評価に基づいて候補アーキテクチャを素早く変更すべきです。

　ひとたびアーキテクチャが固まったら、インターコネクト開発チームが設計サイクル後期に変更されるIP要件に合わせて素早くインターコネクトファブリックを変更し、必要なテストハーネスを自動生成する必要があります。

　開発チームがこのプロセスで「回転速度」を上げれば上げるほど、設計を最適化する余裕が生まれます。最先端のオンチップ通信技術を選択することで、SoCアーキテクチャの定義、シミュレーション、評価、統合、検証をかつてないほど速く進めることができるのです。

　オンチップファブリックはSoCアーキテクチャの論理的・物理的実装であり、アーキテクチャから最高の結果を得るにはファブリックと通信パススルーの最適化が必要です。それがうまくできれば、設計チームはデバッグとチューニングの効率化と、SoCの電力の低減、コストの削減、設計期間の短縮を同時に実現できるのです。

全てはSoC設計チーム次第

　ムーアの法則の終わりはSoC設計者たちの仕事の価値を高めるのですから、実のところSoC設計者たちにとっては良いことでしょう。既存の設計をリファクタリングし、より効率的な処理アーキテクチャを採用し、オンチップ通信能力を向上させることを選択する設計チームが、この変化する潮流の中で成功を収めることになるのです。

　「タダ飯」の時代は終わりを告げています。そろそろSoC設計者はアーキテクチャを最適化し、ライバルと差別化するタイミングではないでしょうか。

筆者紹介

Kurt Shuler＝Arteris社マーケティング部副社長。モバイル、コンスーマー、エンタープライズ分野で豊富なIP、半導体、ソフトウェアのマーケティングを展開しインテルやテキサス・インスツルメンツにも勤務。技術分野に従事する以前には米空軍特殊作戦部隊に勤務の経験もある。