HBM 2対応メモリを統合、アルテラのFPGA：メモリ帯域幅を従来比10倍以上に拡大

アルテラは、同社のハイエンドFPGA製品とSK Hynix製3D積層メモリチップを統合したヘテロジニアスSiP（System in Package）デバイス「Stratix 10 DRAM SiP」を発表した。DRAMを外付けしていた場合に比べ、メモリ帯域幅は最低10倍となる。

[馬本隆綱，EE Times Japan]

　アルテラは2015年11月、同社のハイエンドFPGA製品とSK Hynix製3D積層メモリチップを統合したヘテロジニアスSiP（System in Package）デバイス「Stratix 10 DRAM SiP」を発表した。DRAMを外付けしていた場合に比べ、メモリ帯域幅は最低10倍となる。

　Stratix 10 DRAM SiPは、最新のFPGA「Stratix 10 FPGA＆SoC」と、SK Hynix製「HBM（High Bandwidth Memory） 2 対応スタックメモリ」を統合した製品となる。これらの技術を組み合わせることで、これまでシステム性能の改善に向けて課題となっていたメモリ帯域幅によるボトルネックを解消しつつ、高い電力効率を達成することができるという。

1つのパッケージ内で複数のベアチップを相互接続することができるヘテロジニアスSiP製品のイメージ図 出典：アルテラ

　ヘテロジニアスSiP製品には、IntelのEMIB（Embedded Multi-die Interconnect Bridge）技術が用いられている。この技術により、シリコンブリッジを用いて1つのパッケージ内で複数のベアチップを相互接続することができる。従来の、インタポーザベースの接続手法に比べて、高い性能を実現しつつ実装の簡素化やコストの節減なども可能となる。

　SK HynixのHBM 2対応スタックメモリは、複数のDRAMチップを垂直に重ね、シリコン貫通電極（TSV）とマイクロバンプを用いて相互接続した製品である。256Gバイト/秒のメモリ帯域幅を実現しつつ、電力消費を66％低減することが可能だという。

　今回のStratix 10 DRAM SiPでは、DRAMメモリチップとFPGAチップをできる限り近くに配置することが可能となる。このため、極めて短い配線長と広いメモリ帯域幅でチップ同士を接続することができ、消費電力も少なく抑えることが可能となった。

　Stratix 10 DRAM SiP製品の出荷開始は2017年を予定している。データセンター用システムや放送機器、通信ネットワーク装置及び、高性能コンピュータ機器など、データ処理量が増加している用途に向ける。