TSMCとAlteraが新パッケージ技術を開発――フラッシュ混載FPGA「MAX 10」向け：パッケージ技術

TSMCとAlteraは、Alteraの55nmフラッシュメモリを混載したFPGA「MAX 10 FPGA」（以下、MAX 10）向けに最適化した新しいパッケージング技術を共同で開発したと発表した。厚さ0.5mm以下の薄型パッケージを実現したという。

[竹本達哉，EE Times Japan]

ボール含め0.5mm以下の薄さを実現

　TSMCとAltera（アルテラ）は2015年4月7日、アルテラの55nmフラッシュメモリを混載したFPGA「MAX 10 FPGA」（以下、MAX 10）向けに最適化した新しいパッケージング技術を共同で開発したと発表した。「業界で初めてアンダーバンプメタル（UBM）を使用しない、ウエハーレベル・チップサイズパッケージ（WL-CSP）技術」とし、0.5mm以下の薄型パッケージを実現するという。既に開発した新パッケージ技術をMAX 10の一部製品に適用しサンプル出荷を開始したという。

信頼性の向上も

開発した新パッケージ技術のイメージ 出典：Altera

　UBMは、チップ電極とはんだボール（はんだバンプ）の間を接続するために、メッキ加工で形成される膜状の電極だ。今回、TSMCとアルテラが開発したWL-CSP技術は、このUBMを使用しないUBMフリー技術を用いて、パッケージの薄型化を実現するもの。両社では、はんだボール部分を含めて0.5mm以下の薄さを実現した。

　さらに従来のWL-CSP技術と比べて、「ボードレベルの信頼性を2倍以上改善しながら、大きなダイサイズ枠、多数のパッケージI/O数を実現する。銅配線やインダクタ性能も向上する」と新技術の利点を説明。センサーや小型産業機器、モバイル機器など省スペースが求められる用途の他、無線LANやパワーマネジメントICなどに最適な技術としている。

　既にアルテラは、開発した新WL-CSP技術を用いたMAX 10のサンプル出荷を開始。WL-CSPには、81ピン（V81）と36ピン（V36）の2種類があるという。

　MAX 10はアルテラが2014年10月に発売を発表したFPGA製品で、2つのコンフィギュレーション用フラッシュメモリブロックやソフトコア「Nios II」プロセッサなどを搭載。TSMCの55nmエンベデッドフラッシュプロセス技術を用いて製造されている。