TSMCが5nmプロセス開発に着手：EUVの採用は、まだ不明

TSMCが5nmプロセスの開発に着手する。ただし、EUV（極端紫外線）リソグラフィを採用するかどうかは、まだ不明だ。とはいえ、193nm ArF液浸リソグラフィを適用するには、かなりの数のパターニングが必要になり、コストが膨れ上がる。

[Alan Patterson，EE Times]

EUVの適用は、まだ分からず

TSMCで製造しているウエハー 出典：TSMC

　世界最大のファウンドリであるTSMCは、5nmプロセス技術の開発に着手し、先端技術開発をさらに推し進める考えであることを明らかにした。ただし同社は、5nmプロセスにおいてEUV（極端紫外線）リソグラフィ装置を使用するかどうかについては、まだ判断しかねているという。

　同社の共同CEOであるMark Liu氏は、台湾の新竹（Hsinchu）で2015年12月初めに行われたサプライチェーン経営会議において、今回の5nmプロセス技術開発についてコメントしている。同氏によると、「当社としては、製品ロードマップにおける5nmプロセスの位置付けをまだ決められずにいる。プロセスの一部でEUVリソグラフィ装置を使用すべきかどうか、現在も検討しているさなかだ」という。

　TSMCが5nmプロセスの初期開発に着手したということは、EUVは液浸リソグラフィの代替技術にはならないという可能性を示唆しているのではないだろうか。ASMLは、EUVを推進しているが、競合のニコンは、193i（波長193nmのArF液浸リソグラフィ）技術を推進している。

　これまでにさまざまな試験が行われた結果、半導体業界がムーアの法則をさらに進めるべく5nmプロセスを実現するには、193iとEUVとを組み合わせるのが最善策であることが明らかになっている。TSMCは、10nmプロセス技術にはトリプルパターニングが必要だとしている。

　193iのみを適用する場合、金属膜にはクアッドパターニングが、ビアにはトリプルパターニングがそれぞれ必要なため、コストが非常に高くなる。一方EUV技術では、必要な膜数が少なくて済み、消費電力や性能などの面でも液浸リソグラフィに勝っているが、EUV装置そのものがまだ開発途上にあるため、実用化には程遠い。

193iでは8回のパターニングが必要に

　193iを7nm以降へと適用することも可能だが、8回パターニングするオクタプルパターニングが必要となる他、ステップも追加しなければならないため、製造コストが増加する。こうした点が、微細化を進める半導体メーカーの勢いを減速させる要因となり、さらには半導体業界全体の成長を低迷させる可能性もある。

　IBM Researchは2015年に、7nmプロセス技術開発において、EUVリソグラフィ技術を採用し、FinFETトランジスタにSiGe（シリコンゲルマニウム）チャネルを使うことで、Intelを超える成果を挙げている。これにより、IBMの開発パートナーであるSamsung Electronicsも、2018年には7nmプロセス適用製品を実現できる見込みであると発表するなど、Intelに追い付くための競争において後押しを受ける形となった。

IBMが試作した7nmチップの外観 出典：Darryl Bautista/Feature Photo Service for IBM

　TSMCは2015年10月、7nmプロセスを適用した完全動作SRAMを開発したと発表し、2017年には最初の7nmプロセス適用製品を出荷できる見込みであることを明らかにした。また、2015年第4四半期中には10nmプロセス品の認定作業（クオリフィケーション）を開始し、2016年初めには顧客企業向けにテープアウトできる予定だという。また、同社は2015年9月、出力90WのEUV装置の開発について進ちょくを報告している。2015年内には、1時間当たり125枚のウエハーを処理できる性能を実現する見込みだという。

【翻訳：田中留美、編集：EE Times Japan】