3次元集積化（3D IC）の理想と現実：福田昭のデバイス通信（103） TSMCが解説する最先端パッケージング技術（2）（2/2 ページ）

今回は、なぜシステムを複数のチップに分ける必要があるのかを説明する。後半では、パッケージに求められる目標を達成する“究極のパッケージング技術”として期待されたシリコン貫通ビア（TSV: Through Silicon Via）と、旧世代のパッケージング技術との間に存在する、大きなギャップについて解説したい。

[福田昭，EE Times Japan]

旧世代のパッケージング技術とTSV 3D ICの大きなギャップ

　前回で説明したように、複数のチップで構成されたパッケージには、外形寸法を小さくするとともに、動作周波数や帯域幅などを高く維持すること、電力効率を高めること、製造コストを低く維持すること、などが求められる。これらの目標を達成する究極のパッケージング技術として期待されてきたのは、シリコン貫通ビア（TSV: Through Silicon Via）技術によって複数のシリコンダイの積層と接続を実現する3D IC（Three-dimentional Integrated Circuit）だ。

　しかし、旧世代のパッケージング技術から見ると、TSV技術による3D ICとの間には大きなギャップが存在した。旧世代のパッケージング技術とは、フリップチップCSP（Chip Scale Package）やフリップチップPoP（Package on Package）、マルチチップのフリップチップCSPなどである。これらのパッケージング技術は、プリント基板と類似の樹脂基板、シリコンダイの表面と樹脂基板をはんだボール経由で接続するフリップチップ技術、樹脂封止技術といった、成熟した安価な要素技術によって構成されていた。

　TSV技術による3D ICでは、シリコンダイを貫通する細い孔（ビア）を電極として上下のシリコンダイを微小なバンプ（マイクロバンプ）によって電気的かつ機械的に接続する。TSV技術とマイクロバンプ技術は比較的新しく、製造がそれほど容易ではなく、そして何より、製造コストが高くつく技術である。カネに糸目を付けない一部の特殊な用途を除くと、TSV技術による3D ICへの移行はハードルが高すぎた。

旧世代のパッケージング技術による小型パッケージの構造（左）とTSV技術による3D ICパッケージの構造（右） 出典：TSMC（クリックで拡大）

　そこで登場したのが、2.5Dあるいは2.nDなどと呼ばれる、新世代のパッケージング技術である。

（次回に続く）

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