二酸化ハフニウムを使った強誘電体トランジスタの研究開発（後編）：福田昭のストレージ通信（77） 強誘電体メモリの再発見（21）（1/2 ページ）

後編では、二酸化ハフニウム系強誘電体トランジスタ（FeFET）の特性について見ていこう。動作電圧やデータ書き込み時間などは十分に良い特性だが、長期信頼性については大幅な改善が必要になっている。

[福田昭，EE Times Japan]

従来型材料と二酸化ハフニウムのFeFETの大きな違い

　前回は、新材料である「二酸化ハフニウム系強誘電体材料」を使った強誘電体トランジスタ（FeFET）の始まりと特徴を概観した。

　従来型材料によるFeFETの特性と二酸化ハフニウム系材料によるFeFETの特性を比較すると、両者の違いが浮き彫りになってくる。なお、以降に登場する数値は全て、研究室レベルの値である。

SBT（タンタル酸ビスマス酸ストロンチウム）ベースのFeFET（表中の左列）と二酸化ハフニウムベースのFeFET（表中の右列）の主な特性。右の図は、最小加工寸法を30nmと仮定した場合に両方のFeFETのゲート構造とゲート高さを描いた図。二酸化ハフニウムベースのFeFETはゲートが極めて薄いことが分かる。出典：NaMLabおよびドレスデン工科大学（クリックで拡大）

　従来型材料（SBT：タンタル酸ビスマス酸ストロンチウム）によるFeFETの特性そのものは、かなり良好である。動作電圧は、4V〜6Vとそれほど高くない。データの書き込みに必要な時間は1マイクロ秒であり、10ナノ秒というデータもある。そして書き換え可能回数は10⁸サイクルに達する。データ保持期間は、10年を確保できる。

　ただし、大きな問題点が1つある。最小加工寸法が260nmにとどまることだ。28nm／20nmといった最小加工寸法がCMOSロジックでは標準的に使われている現在、260nmというゲート長は大き過ぎる。CMOSロジックとの混載は商業的に困難であり、単体のメモリとしても記憶容量当たりのシリコン面積が大き過ぎて製造コストが極めて高くついてしまう。

　その点、二酸化ハフニウム系材料のFeFETは、既に28nmの最小加工寸法で試作されている。CMOSロジックとの混載は比較的容易であり、単体メモリとしての密度もかなり期待できる。原理的には20nm技術や16nm技術での製造も可能だ。