10nmで苦戦するIntel、問題はCo配線とRuバリアメタルか：湯之上隆のナノフォーカス（9）（5/5 ページ）

Intelは2016年以降、今日に至るまで、10nmプロセスを立ち上げることができていない。一方で、配線ピッチは同等であるはずの、TSMCとSamsung Electronicsの7nmプロセスは計画通りに進んでいる。ではなぜ、Intelは10nmプロセスの立ち上げに苦戦しているのだろうか。

[湯之上隆（微細加工研究所），EE Times Japan] PC用表示関連情報

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tCoSFBとは

　IBMが開発したtCoSFBプロセスを、図6を用いて説明する。

図6　Coを介したMnのセルフフォーミングバリア（tCoSFB） 出典：T.Nogami（IBM）「VLSI 2017」の資料より（クリックで拡大）

1）極めて薄いTa（N）を成膜する。このTa（N）は、薄すぎるため、所々、穴がある。しかし、密着材として機能する。次に、CoをCVDで成膜する。最後に、CuMnのシード層を形成する
2）Cuの電界めっきを行い、配線溝をCuで埋め込む
3）CMPで不要なCu、Co、Ta（N）を除去する
4）その後、アニールすると、Cuの中のMnが、Coを貫通して、Ta（N）の穴に析出し、絶縁膜の酸素と結び付く。これを「かさぶたプロセス（Scab Process）」と呼ぶ

　以上の結果、極めて薄いTa（N）（穴はMnが塞いでいる）とCoのバリアメタルが形成される。tCoSFBの要点は、Mnが酸素と結び付きたがる特徴があること、そしてMnが（なぜか）いとも簡単にCoを貫通すること、にある。

　さらに、tCoSFBによるバリアメタルによりCuの微細配線は、何と、Co配線よりも、配線抵抗が小さくなることを、IBMの野上氏が2017年のVLSIシンポジウムで明らかにしている（図7）。

図7　tCoSFBによるバリアメタルによりCuの微細配線がCo配線より配線抵抗が小さくなることを示した資料 出典：T.Nogami（IBM）「VLSI 2017」の資料より（クリックで拡大）

　Samsungは（もしかしたらTSMCも）、IBMが開発したtCoSFBによるバリアメタルを用いたCu配線を使うことにより、微細配線の抵抗増大の問題を回避している可能性がある。

Intelの10nmプロセス立ち上げの見通し

　半導体業界が、2018年に突如訪れたメモリ不況から脱するために、Intelが微細配線の問題を解決し、無事に10nmプロセスを立ち上げることが待ち望まれる。

　Intelは2019年1月8日、「CES 2019」（米国ネバダ州ラスベガス）に先立って発表会を開催し、10nmで製造される次世代主力製品「Ice Lake」を今後数カ月の間に発表するとともに、量産出荷することを明らかにした模様である（笠原一輝『Intel、数カ月内に10nm製造の新CPU「Ice Lake」を量産出荷開始』、PC Watch、2019年1月8日）。

　同記事の最後には、「搭載製品は年末に登場する見通しで、例年のスケジュールだと、8月末にドイツで行われるIFAでPCメーカー各社から搭載製品が発表され、年末商戦に発売されるだろう」とある。

　Intelが上記の計画通りに量産できたとすると、PC用の10nmプロセッサが2019年後半、サーバ用の10nmプロセッサが2020年前半になると推測される。Intelの新CEOのRobert Swan氏が、“オオカミ少年”にならないことを願うのみだ。

⇒（次回に続く）

⇒連載「湯之上隆のナノフォーカス」記事一覧

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筆者プロフィール

湯之上隆（ゆのがみたかし）微細加工研究所所長

1961年生まれ。静岡県出身。京都大学大学院（原子核工学専攻）を修了後、日立製作所入社。以降16年に渡り、中央研究所、半導体事業部、エルピーダメモリ（出向）、半導体先端テクノロジーズ（出向）にて半導体の微細加工技術開発に従事。2000年に京都大学より工学博士取得。現在、微細加工研究所の所長として、半導体・電機産業関係企業のコンサルタントおよびジャーナリストの仕事に従事。著書に『日本「半導体」敗戦』（光文社）、『「電機・半導体」大崩壊の教訓』（日本文芸社）、『日本型モノづくりの敗北　零戦・半導体・テレビ』（文春新書）。