TSMC、フォトレジスト材の品質不良で5億ドル超の損失:ウエハー3万枚を廃棄か
TSMCは、台湾南部にある同社最大規模の工場の一つである「Fab 14B」において、フォトレジスト材料の品質不良のために、ウエハーを廃棄処分したことを明らかにした。
売上高を下方修正
TSMCは、台湾南部にある同社最大規模の工場の一つである「Fab 14B」において、フォトレジスト材料の品質不良のために、ウエハーを廃棄処分したことを明らかにした。
Fab 14Bは、MediaTekやHiSilicon、NVIDIAなどの顧客企業向けに半導体チップを製造しているが、今回の問題により、16nm/12nmウエハーの製造に影響が及んだという。このためTSMCは、2019年第1四半期の売上高予測について、当初の74億米ドルから、約7%に相当する約5億5000万米ドルの損失を差し引いて下方修正した。
同社では今回の問題により、ここ6カ月のうちに、サプライヤー各社に関連する生産上の混乱が2回も生じたことになる。2018年8月には、新しく設置した機器がランサムウェア「WannaCry」に感染したために、3日間にわたって工場の稼働を停止するという問題が発生している。
ウエハー不足の心配はない?
EE Timesが投資銀行のCredit Suisse(クレディ・スイス)から入手したレポートによると、世界最大のファウンドリーであるTSMCは、今回のフォトレジストの品質問題により、約3万枚のウエハーを廃棄処分したとされている。しかし、半導体業界では全体的に需要が低迷していることから、その衝撃は緩和されるのではないかとみられる。
Credit SuisseのアナリストであるYoshiyasu Takemura氏は、レポートの中で、「16nm/12nmの生産ラインで製造されている半導体チップの大半は、MediaTekやHiSilicon、NVIDIA向けに出荷されている。しかし、NVIDIAが2018年11月〜2019年1月の売上高予測を下方修正したことや、中国のスマートフォン需要が2018年11月以降低迷していることなどから、ウエハーの在庫水準は高い状態にあるとみられる。このため顧客企業は、追加発注をかけなくても、今回廃棄されたウエハーの不足分をカバーすることができるはずだ」と述べている。
TSMCは、今回の影響を受ける顧客企業名については具体的に明かしていないが、報道向け発表資料の中で、「顧客各社との間で、製品の交換や出荷スケジュールの調整などに対応している。ウエハーのインライン検査や、受入材料の管理などを強化するといった措置を行い、複雑化が増す一方の最先端技術に対応していきたい」と述べている。
TSMCにフォトレジストを供給するメーカーとしては、信越化学工業やJSR、Dow Chemicalなどが挙げられる。TSMCは、品質不良のフォトレジストがどの企業から供給されたのかを明示していないが、Nikkei Asian Reviewによると、恐らくDow Chemicalのものではないかという。
また、他の半導体メーカーが品質不良のフォトレジストを製造で使用したかどうかについては、一切明らかにされていない。
TSMCは、今回のフォトレジストの問題について発表した報道向け資料の中で、「2019年第2四半期に予定していた製造開始時期を一部前倒ししたため、2019年1〜3月の売上高は、約2億3000万米ドル増加する見込みだ」と述べている。
【翻訳:田中留美、編集:EE Times Japan】
Copyright © ITmedia, Inc. All Rights Reserved.
関連記事
- 10nmで苦戦するIntel、問題はCo配線とRuバリアメタルか
Intelは2016年以降、今日に至るまで、10nmプロセスを立ち上げることができていない。一方で、配線ピッチは同等であるはずの、TSMCとSamsung Electronicsの7nmプロセスは計画通りに進んでいる。ではなぜ、Intelは10nmプロセスの立ち上げに苦戦しているのだろうか。 - TSMCがロードマップを発表、EUV導入は19年前半
TSMCは、7nmプロセスの量産を開始し、さらにEUV(極端紫外線)リソグラフィを導入したバージョンの生産を2019年前半にも開始する計画も発表した。さらに、同社は5nmノードに関する計画も明らかにした。 - EUVプロセス開発、けん引役をTSMCに譲ったIntel
技術開発をリードするごくわずかな半導体メーカーは、2019年にはEUV(極紫外線)リソグラフィによって、半導体のトランジスタ密度がその物理的限界にさらに一歩近づくと断言している。かつて世界最大の半導体メーカーだったIntelは、EUVで先頭に立とうとすることを諦めたようだ。 - TSMCの高性能・高密度パッケージング技術「CoWoS」(前編)
今回から前後編に分けて「CoWoS(Chip on Wafer on Substrate)」を解説する。CoWoSの最大の特長はシリコンインターポーザを導入したことだが、では、なぜシリコンインターポーザが優れているのだろうか。シリコンインターポーザに至るまでの課題と併せて説明する。 - 堅調なTSMC、5nmのリスク生産は19年Q1にも開始
TSMCは、半導体メーカーのファブライト化や、HPC(High Performance Computing)向けチップの需要の高まりにより、堅調な成長を続けている。7nmや5nmプロセスの開発も順調だとする。