半導体製品のライフサイクルと製造中止（EOL）対策：半導体製品のライフサイクルに関する考察（1）（2/3 ページ）

実際、半導体業界全体で、多くの半導体製品（およびこれらの代替品を含む）の平均寿命は3〜5年未満といわれ、製品群によっては約2年というようなケースも散見されている。このことからも、半導体の製造中止は非常に身近な問題であるといえる。ここでは、その対策について検討する。

[Rochester Electronics，EE Times]

一般的な代替ソリューションとは

　半導体メーカーは、市場におけるテクノロジー需要を満たすため、継続的な技術開発や製品開発が必要となり、半導体製品のライフサイクルは年々短くなっている。オリジナルの半導体メーカーでは一般的に、後継となる製品を用意するが、すべての製品に対応しているわけではない。その影響で、オリジナル半導体メーカーを補てんするような、さまざまなオプションが増え続けていて、次のような代替ソリューションが提供されている。

1.エミュレーション

　オリジナルの動作機能をシミュレートまたは模倣したICチップ。最終製品単価は高価であり、ほとんどの場合、開発期間が長く、開発費も高価となる場合が多い。また、タイミング、ノイズ感度、電力、処理、および機能性などをエミュレーション環境下で確認しながらの開発となり、実際のシステム環境下での確認ができていないため、これらの部品は改めて再認定する必要がある。

2.ASIC

　汎用品として開発された製品ではなく、特定用途向けにカスタマイズされた集積回路。その製造元の製造プロセスを利用して、元の半導体の電気的機能を複製する。ASIC製品の製造は非常に高価になる可能性があり効率が良いとはいえないだろう。そのため、製造中止へのアプローチには、ゲートアレイまたはスタンダードセルの技術が採用されることが多い。

3.ゲートアレイ

　ICチップ上に標準のNANDゲートやNORなどの論理回路、単体のトランジスタ、抵抗器などの受動素子といった部品を決まった形で配置し、その上に配線層を加えることで半導体回路を構成する製品。デジタルゲートが未接続のままであれば、チップに特定の機能はない。半導体メーカーは、必要な機能を生成するため、論理回路の結合用に最終表面層（1つまたは複数）を追加する。

4.スタンダードセル

　ライブラリとして最適設計された多様な論理セルやメモリ、アナログ回路などを用意しておき、これらを組み合わせて設計／製造された集積回路。ゲートアレイに比べて最適設計され、チップ面積の無駄が少ない。しかしながら、すべての設計が完了してから製造開始になるため、コスト高となってしまう傾向がある。

5.フィールドプログラマブル・ゲートアレイ（FPGA）

　典型的なFPGAのアーキテクチャは、ロジックセル、I/O部、内部配線、クロックネットワーク、メモリや演算器などから構成されている。FPGAの論理設計は、HDL（Hardware Description Language）で設計する。設計後も機能を更新でき、設計面で部分的に再構成できることから、ASICなどに比べエンジニアリングコストが低い。しかし、FPGA製品に対する市場からの要求が多様化し、FPGA製品そのものの製品寿命が短くなっていて、同じ製品を長期的に使用することが困難になっている。

　これらのソリューションは、近い将来に起こりうる製造中止品の問題自体に対して最適であるとは言い切れないであろう。これらの代替ソリューションはすべて、最先端のシリコンファウンドリーテクノロジーを採用して製造されているが、これが常に適正であるとは限らない。これら新しいテクノロジーは元のデバイスの「機能」を置き換えるのに適している場合があるが、元の製品の「特性」をすべて再現することは難しい。半導体メーカーは常により多くの機能要素をシリコンに搭載しようとしているため、機能要素のサイズを継続的に縮小している。これらの取り組みにより、システムのパフォーマンスが向上し、コストが削減されるが、高信頼性と安全性が重要なアプリケーションに対し、悪影響を与える可能性がある。