チップレットが主流になるための2つの要素：コスト増の課題解決の鍵

[Balaji Baktha（Ventana Micro Systems），EE Times]

コストの課題を解決しやすいチップレット

　現在、データセンターのワークロードが急激な進化を遂げている。計算やメモリ、IOなどの機能が変化しながら組み合わさって、より高い計算密度が求められるようになってきた。このためアーキテクチャは、従来の「One-size-fits-all」型のモノリシックなソリューションから、ディスアグリゲーション（分離）された機能へと移行が進み、特定用途向けとして個別にスケーリングすることが可能になっている。

　求められる計算密度を提供するためには、最先端のプロセス技術を適用する必要がある。しかし、既存のモノリシックSoC（System on Chip）で対応するとなると、コストの増大や、市場投入までの時間が長いなどの問題によってデメリットが生じるため、経済面で望ましくないといえる。こうしたジレンマに対処すべく登場したのが、チップレットベースのインテグレーション（統合）戦略である。最先端プロセス技術によってもたらされるメリットを計算性能に適用しながら、特定用途向けメモリやIOインテグレーションにおいて、成熟したプロセスノードを使用することが可能だ。

　さらに、ソリューションを、組み立て可能な“部品”へと分離することにより、エコシステムのパートナー企業にとっては、新たなチャンスがもたらされることになる。最適化されたチップレットを個別に開発してから、それをヘテロジニアスに組み合わせたり適合させたりすることによって、高度に差別化された、高コスト効率かつ多彩なソリューションを実現することができるのだ。

　チップレット手法では、ドメイン特化型のソリューションを、一連の構成可能なチップレット機能からモノリシックな手法へと大量に提供することができるため、バランスの取れたトレードオフを実現することができる。コンピュートチップレットは、最高レベルの性能／電力／シリコン面積（いわゆるPPA）の実現に向け、最先端のプロセス技術を急速に取り入れる方向へと向かっているようだ。一方、メモリやIO機能ではミックスドシグナル機能が活用されているが、これは、最先端プロセス技術から享受できるメリットがほとんどなく、必要とされる検証サイクルも長いためである。成熟したプロセスノードにチップレットを統合する方が、好都合なのだ。

　メモリおよびIOの設定は通常、ワークロードに特化されているため、よりコスト効率が高いプロセスノードでチップレットを統合すれば、SoC開発のさらなる高価値化と差別化を実現できるようになる。その一方で、コンピュートチップレットの汎用化が進むと、最先端プロセス技術の高コストを、幅広い種類のアプリケーションと、より有利な条件のアセット管理とで償却することが可能になる。システムインテグレーターは最終的に、チップレットをうまく組み合わせることにより、幅広い種類のアプリケーションや製品SKU（Stock Keeping Unit）に対応することができる上、高いコストを負担したり、新しい設計をテープアウトしたりする必要もなくなる。

　通常、高性能CPUの設計開発によってもたらされるメリットとしては、製品当たりのコストを少なくとも2000万米ドルほど削減できることや、市場投入期間を約2年間短縮できるといったことが挙げられる。コスト削減は、IP（Intellectual Property）ライセンス供与やマスクセット、EDAツール、開発活動などの削減によって達成されている。市場投入期間をめぐる優位性は、ソリューションの統合や検証、製品化における複雑性を、モノリシック手法と比べて大幅に低減することによって実現されている。複数のチップレットを統合するために必要なパッケージング技術は、ついに主流派としての位置付けを獲得するまでになった。さらに、よりコスト効率の高い製品を市場に投入する上で、リスクが大幅に高くなるということもない。

チップレットが主流になるための要素

　マルチベンダーによるチップレット手法が主流派になるためには、必要な要素が2つある。1つは、チップレット間を接続する標準化されたオープンなD2D（Die to Die）インタフェース。もう1つは、統合が簡単で、さまざまな種類のアプリケーションに対応できる特定用途向けチップレットのエコシステムを構築するという点である。業界リーダーたちは、近い将来にこの2つの要素に対応できるよう、リソースを投じて取り組みを進めているところだ。

　D2Dの標準化に向けた取り組みの発祥は、OCP（Open Compute Project）の物理インタフェース規格であるODSA（Open Domain-Specific Architecture）のワーキンググループである。D2Dをデータセンターで効果的に活用することなどを目指す。複数のベンダーが、自社の移植性の高いD2D BoW（Bunch-of-Wires）PHY技術を用いて、チップレット間の物理層を提供しようとしている。Ventana Micro Systemsは、PHY層の上にデータリンク層を作ることで、標準的な相互接続プロトコルをチップレットインタフェース全体に効率的に移植できるようにした。

　チップレットでは、性能・電力・コストの優れたバランスを実現する上で、D2Dインタフェースの特性によって大きく左右される。BoWは、非常に高い帯域幅や低レイテンシ、低消費電力化、コスト削減などを実現できるため、非常に説得力のあるソリューションだといえる。さらに、回路の複雑性も低いため、複数の顧客や製品ラインなど、幅広く導入できる。インタフェースの初期設定は、8ナノ秒未満のレイテンシと0.5pJ（ピコジュール）/ビット未満の有効電力消費で、最大128GB/秒の帯域幅スループットを提供することを目標としている。

　さらに現在、パートナー各社の強力なエコシステムが、標準的なD2Dチップレットインタフェース関連で構築されている。実績ある数社のベンダーが、広範に及ぶソリューション市場をサポート可能な、幅広い種類の高速シリアル／処理フレームワークの開発に取り組んでいる。データセンターの他にも、現在発展途上にあるパートナーエコシステムが、5Gインフラや、エッジコンピュート、自動車、エンドクライアントデバイスなどの高成長市場に注力しているところだ。

【翻訳：田中留美、編集：EE Times Japan】