チップレットは「ムーアの法則」を救うのか？：今後数年で主流になる可能性（2/3 ページ）

微細化による「ムーアの法則」がスローダウンする中で注目が集まるチップレット技術。本稿ではそのメリットや課題、業界の最新動向を紹介する。

[Steve Leibson，EE Times]

現時点での利用制限

　しかし、さまざまなベンダーが提供するチップレットを、複数のパッケージングベンダーが簡単にうまく組み合わせてマルチチップSoCに統合することができるというような、商用チップレットのエコシステムはまだ登場していない。

　チップレットの利用は主に、AMDやIntelなどの個々の半導体メーカーに限られている。AMDは、2022年にXilinxの買収を完了し、そのチップレット技術を導入している。またIntelは、2016年に発表したFPGA「Stratix 10」向けに、自社開発の「EMIB（Embedded Multi-die Interconnect Bridge）」や「AIB（Advanced Interface Bus）」などのチップレットパッケージング技術を最初に採用した。

　AMDとIntelの場合はいずれも、チップレットが非常に大きな成功を収めたことで、現在ではフラグシッププロセッサ製品をはじめとする両社の製品シリーズ全体に、チップレット技術の適用を広げている。

　最も極端な事例としては、Intelは、同社のHPC（高性能コンピューティング）用途向けGPU「Ponte Vecchio」（現在は「Data Center GPU Maxシリーズ」と呼ばれている）の設計に、47個のアクティブチップレット（Intelは「タイル」と呼称）を組み込むことで、1つのパッケージに1000億個以上のトランジスタを搭載するICを開発している。これは現在、モノリシックチップでは実現不可能だ。

IntelのData Center GPU Maxシリーズは、1パッケージに47個のアクティブチップレットを組み込んでいて、1つのパッケージに1000億個以上のトランジスタを搭載するICとなっている［クリックで拡大］ 出所：Intel

インタフェース規格の欠如

　チップレットの幅広い商用化を阻んでいる要因の1つに、物理的／電気的インタフェース規格が不足しているという点が挙げられる。

　Intelがオープンソース規格として利用できるようにしたAIBは、現在「CHIPS Alliance」コンソーシアムによって正式規格となったが、他にも競合する提案規格として、2つの主要なチップレットインタフェース規格がある。1つはOpen Compute Project（OCP）Foundationが提唱するオープンなダイツーダイ（D2D）インターコネクト規格「BoW（Bunch-of-Wires）」。もう1つは、AMDやArm、ASE Group、Google Cloud、Intel、Meta、Microsoft、Qualcomm、Samsung Electronics、TSMCなどが共同開発した、D2Dインターコネクト向けの異なるオープン規格「Universal Chiplet Interconnect Express（UCIe）」である。

　IntelのCEOであるPat Gelsinger氏が、2022年に開催した自社イベント「Intel Innovation 2022」において、UCIe Consortiumへの参加について話をした当時、同コンソーシアムの参画メンバー数は80社だった。わずか数カ月後、その数は100社以上に増加した。

　インタフェース配線の仕様と、高速SerDes PHY（これらの配線にマルチGbpsレートでビットを送り出すために必要な物理層のシグナル仕様）は全く別物だ。シリアルプロトコルの明らかな候補はイーサネットとPCIeだが、両者はどちらもD2Dインターコネクトに必要とされるよりはるかに長い信号パスで動作するように設計されている。従って、パッケージ間、基板間、ボックス間の既存の信号方式は、転送ビット当たりの消費電力が多過ぎるため、D2Dインターコネクト規格としては不適切だと考えられる。