GAA採用で「一番乗り」も、最先端プロセスで苦戦するSamsung：歩留まり向上や顧客獲得が障壁か（1/2 ページ）

2022年に、GAA（Gate-All-Around）トランジスタ構造を適用した3nm世代プロセスでの量産を開始したSamsung Electronics。「業界初」（同社）をうたい、開始した3nm世代だが、難易度が高いGAA／ナノシート技術には、Samsungも苦戦しているようだ。

[Alan Patterson，EE Times]

価格面で“魅力的”なSamsung

　Samsung Electronics（以下、Samsung）は2022年に、「業界初」（同社）とする3nm世代のプロセスで製造を開始し、半導体技術分野のリーダーシップを確立したと主張していたが、その顧客を見つけることに苦戦しているようだ。一部の顧客が米EE Timesに語ったところによると、Samsungの急激な飛躍はリスクが高過ぎるという。

　AIチップメーカーであるAlphawaveとRebellions、Tenstorrentはそれぞれ、EE Timesの取材に応じ、「Samsungを4nmプロセスのファウンドリーに選んだのは、同社が最大のライバルであるTSMCから顧客を獲得すべく、より魅力的な価格を提示し、サービスを追加しているからだ」と述べた。

Samsung Electronicsの華城（ファソン）工場で、3nm世代で製造したウエハーを掲げるエンジニア 出所：Samsung Electronics

　Samsungの顧客企業に勤めるある人物は、匿名を条件にEE Timesの取材に応じ、「Samsungは、4nm FinFETでプロセスを安定化させた。一方で、ナノシートを活用した3nm GAA（Gate-All-Around）では、歩留まりや信頼性を実現する上でやや苦戦しているようだ」と語った。

　SemiAnalysisのチーフアナリストであるDylan Patel氏は、EE Timesの取材に対し、「Samsungは現在、3nmと格闘している。ナノシートを用いた3D（3次元）チップアーキテクチャは、難易度が極めて高い技術の一つだからだ。TSMCは2023年初頭から、AppleとMediaTekに向けて3nmチップを製造しているが、ナノシートを採用するのは2025年以降になるだろう」と述べている。

　「Samsungの4nmは、TSMCの5nmよりもトランジスタ密度が低い。Samsungは、トランジスタ密度を向上させようとしているが、これが障壁の一つになっている」（Patel氏）

　同氏は、「Samsungは、金属相互接続配線とトランジスタ層の間の“M0”接点の課題をまだ解決していない。技術調査会社TechInsightsが最近行ったSamsung製チップの分解結果から、メタル層のゼロ接点は、確率論的な要素が大きいことが分かっている 」と述べる。

　「TSMCとIntelは、ナノシートに関しては、より慎重に事を進めている。TSMCは2025年に、2nmノードでナノシートを導入する予定だ」（Patel氏）

　「TSMCの2nmを見れば、3nmに対して大幅な物理的縮小を達成しているわけではないと分かる。また、Intelの最先端ノードである『18A』『20A』プロセスを見ると、TSMCの3nmに対して物理的縮小を達成しているわけではなく、むしろナノシートの変化であるということが分かるだろう」（Patel氏）