銅配線を2nmノード以下に微細化、Appliedが新材料：最大25%の低抵抗化も実現（1/2 ページ）

Applied Materialsが、銅配線の2nmノード以降への微細化と最大25%の低抵抗化を実現する新材料技術を開発した。チップの静電容量を低減し、3D積層ロジック／DRAMチップの高強度化も実現する。

[Majeed Ahmad，EE Times/EDN]

　Applied Materialsが、銅配線を2nmロジックノード以降へと微細化し、抵抗を最大25%低減することで、チップのワット当たりの性能を向上させる新材料を発表した。改良されたLow-k（低誘電率）絶縁材料を用いたこの新材料は、チップの静電容量を低減し、3D積層ロジック／DRAMチップの高強度化も実現する。

　Applied Materialsは、米国カリフォルニア州サンフランシスコで2024年7月9〜11日に開催された「SEMICON West 2024」で、銅配線を2nmノード以下に微細化する材料工学の進歩を発表した。しかし、なぜ今、このような材料工学の取り組みが重要なのだろうか？

　Applied Materialsの技術担当バイスプレジデントを務めるMehul Naik氏は、自身のブログで、「チップやシステムの効率を劇的に改善しなければ、AI（人工知能）コンピューティングの成長は電力網の限界に阻まれる可能性がある」と述べている。以下で、その根拠を詳しく見ていく。

配線の微細化における課題に対処

　パターニングの進歩とそれに続くリソグラフィの継続的な微細化によって、チップ上にこれまで以上に微細なトランジスタを形成することが可能になった。しかし、半導体メーカーは世代ごとにトランジスタの微細化を続けると同時に、配線用のトレンチも縮小しなければならない。また、半導体メーカーが配線の微細化を進めると、バリアとライナーが配線に利用できる空間に占める割合が大きくなる。

　その結果、残りのスペースに低抵抗かつボイドフリーの銅配線を形成することは物理的に困難になる。これは、配線が細くなると、電気抵抗が増加するためだ。さらに、配線同士がより近くなり、配線間の絶縁誘電体が減少すると、静電容量と電気的クロストークが増加し、信号の遅延とひずみが発生する。こうした配線の微細化の問題の結果、チップの動作が遅くなり、消費電力が増加する。

配線を形成するために、エンジニアは絶縁材料の薄膜に回路上のトレンチをエッチングし、そこに金属の薄いスタックでトレンチを裏打ちする。この金属スタックには通常、銅がチップに侵入するのを防ぐバリア層、銅の蒸着を促進するライナー層、最後に信号配線を完成させるバルク銅が含まれる［クリックで拡大］ 出所：Applied Materials

　Samsung Electronicsのバイスプレジデント兼ファウンドリー開発チームの責任者を務めるSun-Jung Kim氏は、「パターニングの進歩によってデバイスの微細化が進む一方で、相互接続配線の抵抗や静電容量、信頼性などの他の点では、重要な課題が残っている」と述べている。同氏は、これらの課題を克服するには、材料工学のイノベーションが必要だと訴えている。

　半導体業界はこれまで、トランジスタ層に最も近い微細な配線の材料イノベーションを通じて、ワット当たりの性能の課題に対処してきた。20年以上前に、配線間の絶縁材料として低誘電率、つまり「Low-k」誘電体が導入され、アルミニウム配線が銅配線に置き換えられた。

　Low-k誘電体と銅の組み合わせは、新たな材料と材料工学技術によって継続的に促進され、半導体産業の主力となった。しかし、2nm以下に微細化すると、誘電体材料が薄くなり、チップの機械的強度が低下してしまう。さらに、銅配線を細くすると電気抵抗が急増するため、チップの性能が低下し、消費電力が増加する可能性がある。