3D統合では正確な半導体検査が必須に：歩留まりにも直結（1/3 ページ）

半導体のさらなる高性能化に向けて、3D（3次元）統合／実装が活用されるようになっている。そうした中、重要になっているのが半導体検査だ。半導体検査や計測の精度を上げることは、歩留まりの向上にもつながる。

[Kai Beckmann（Merck），EE Times]

　AI（人工知能）の急速な進化により、半導体がかつてないほど重要とされる時代が到来した。トレーニングから開発に至るまで、あらゆるAIモデル／アプリケーションの背後には、膨大な量のデータを扱うために必要な処理能力を実現する、複雑な半導体ネットワークが存在する。AIの急上昇によって、高性能半導体チップの需要が高まり、半導体設計／製造の限界が押し広げられている。半導体業界はこうした需要に応えるべく、3D（3次元）ヘテロジニアスインテグレーションのような革新的なソリューションへの取り組みを加速させている。

“フォンノイマンボトルネック”を打ち破る

　半導体業界はこれまで、「半導体集積回路のトランジスタ集積数は約2年ごとに倍増する」というムーアの法則に従ってきた。このような演算能力の向上に対する飽くなき追及により、数十年間にわたってトランジスタの小型化が推進されてきたのだ。

　しかし、トランジスタ小型化の物理的な限界が近付くにつれ、業界は新たな課題に直面するようになる。特に、増加の一途にある生成AIのデータ要件に対応するために半導体チップアーキテクチャを最適化するといった課題が挙げられる。既存の半導体設計における最も重要な課題の一つになっているのが、半導体チップ内部のメモリと論理ユニットとの間のデータ伝送速度を制限する「メモリの壁」または「フォンノイマンボトルネック」だ。このボトルネックは、AIモデルの複雑性が増し、データセットが拡大するに伴ってますます顕著になり、全体的な性能の妨げとなるデータ移動の非効率化へとつながっていく。

　このようなボトルネックを克服すべく、半導体業界は3Dヘテロジニアスインテグレーションを採用している。これは、メモリと論理ユニットを横並びに配置するのではなく、垂直に積層するという技術だ。この垂直統合により、データ経路の短縮や、エネルギー効率の向上、インターコネクト密度の向上など、AIアプリケーションに必要な高帯域幅を達成する上での重要な要素を実現できる。業界はこうした手法を採用することにより、これまで半導体性能における制約となっていた一部の物理的な制限を回避できるようになる。

　これは、大都市の人々の通勤パターンを、半導体チップ上のデータ移動になぞらえることができる。米国カリフォルニア州ロサンゼルスの無秩序に広がる都市全体で、2つの建物の間を移動する様子を想像してみると、非効率的であることが分かる。その代わりに、半導体をニューヨーク市の密度になぞらえ、超高層ビルの2つの階の間をエレベーターで移動する様子を想像してみよう。こちらの方がはるかに効率的で便利だ。半導体アーキテクチャに置き換えると、いくつかの個別ユニットが垂直に積層され、相互接続されているという状態になる。そのようなDRAMユニットの積層は、AIチップ向けのHBM（広帯域幅メモリ）を構築するために使われている。