SoC設計期間を「10分未満」に短縮 インドRISC-V新興：非AIベースで「再現性が強み」（1/3 ページ）

インドのファブレス新興企業InCore Semiconductorsが、SoC（System on Chipd9JcATMa）設計プラットフォーム「SoC Generator」を発表した。この自動化ツールは、従来数カ月かかるコンセプトからFPGA検証までのSoC設計に要する時間を、10分未満に短縮するという。

[Yashasvini Razdan，EE Times]

　インドのファブレス新興企業InCore Semiconductors（以下、InCore）が、SoC（System on Chip）設計プラットフォーム「SoC Generator」を発表した。この自動化ツールは、従来数カ月かかるコンセプトからFPGA検証までのSoC設計に要する時間を、10分未満に短縮するという。

　同社によるとこのプラットフォームは、レジスタ転送レベル（RTL）の自動生成やIP（Intellectual Property）統合、インターコネクトファブリックの構築、実行可能なソフトウェアスタックの構成、必要な全てのドキュメントの作成などをワンクリックで行えるという。同社はこうした機能を実証すべく、TSMCの40nmノードで製造されたテストチップを使用して検証を行った。このチップは、6個のヘテロジニアスRISC-Vコアと、カスタムNoC（Network-on-Chip）、リアルタイムOSを搭載するという。

InCoreのテストチップ［クリックで拡大］出所：InCore Semiconductors

　通常のシリコン設計では、チップアーキテクチャに対する信頼を得られるタイミングは、開発開始から数カ月後、チームがFPGA上で実際にソフトウェアを起動できた時だ。設計者はそのために仕様の定義やIPの調達／統合、インターコネクトの構築、検証スイートの作成、ソフトウェアスタックの準備など、連続した長いプロセスを経なければならない。その各段階は、それぞれ異なるチームがサイロ化された状態で対応する場合が多く、引き継ぎや繰り返し作業のために、安定したRTL実現への道のりが遅くなるのだ。

　複雑さが中程度の組み込みSoCの場合でさえ、このフロントエンドの工程には4〜6カ月間を要する。その時間の多くはイノベーションに費やされるのではなく、統合やツールの問題を何度も繰り返し解決するために費やされるのだ。米国EE TimesがInCoreのCTO（最高技術責任者）であり共同創設者であるNeel Gala氏に行ったインタビューによると、InCoreでは40人のエンジニアチームがこうした問題に取り組んでいるという。拠点はインド チェンナイにあるIndian Institute of Technology（IIT） Madras Research Parkとベンガルールのオフィスに分かれている。

　Gala氏は「SoCの開発チームは1つの仕様とAPIを通じて、RTLの自動生成や、IP接続、ソフトウェアスタックの構成、すぐに実行可能なFPGA出力の生成などを即座に実行できる。これは単にスピードだけの問題ではない。冗長な作業を削減し、再利用を増加させ、これまで設計や検証、ソフトウェアとばらばらだったチームを密接に連携させるということだ」と述べている。