「業界最高」のメモリ密度 ルネサスの車載SoC向け3nm TCAM技術：ISSCC 2026で発表（2/2 ページ）

ルネサス エレクトロニクス、3nm FinFETプロセスを用いたコンフィギュラブルなTCAM（Ternary Content Addressable Memory）技術を発表した。TCAMの高密度化と低消費電力化、機能安全の強化に貢献し、車載SoC（System on Chip）にも適用できる。ルネサスはこの成果を「International Solid-State Circuits Conference（ISSCC） 2026」で発表した。

[浅井涼，EE Times Japan]

検索処理の効率化で低消費電力化と高速化を実現

　ハードマクロには全ミスマッチ検出回路を搭載し、2段構成のパイプライン検索を行う。1段目の検索結果に応じて2段目で検索を続けるか停止するかを制御するので、消費電力を抑制できる。ルネサスの実証によると、64〜256ビット×512エントリーの構成では、以下のようなエネルギー低減を確認したという。

• マクロ列（ビット幅）方向のパイプライン検索（キー分割あり／64bitより大きい場合）：最大71.1％削減
• マクロ行（エントリー深さ）方向のパイプライン検索（キー分割なし／64bit以下の場合）：最大65.3％削減

　256ビット×512エントリー構成において、低消費電力性能を表す検索エネルギーは0.167fJ／ビットを実現。タイミング負荷も分散されてクロックを高速化でき、検索速度は1.7GHzを達成した。その結果、TCAMの総合性能指数であるFOM（Figure of Merit、密度×速度／エネルギー）は53.8となり、「従来研究と比較して最高の性能」（ルネサス）を示したという。

機能安全強化で車載用途に対応　産業／民生機器にも

　車載用途向けに、機能安全も強化した。TCAMでは同一アドレスのビットセルが物理的に隣接するので、ソフトエラー発生時にダブルビットエラーが生じると、従来のSECDED（1ビットエラーを訂正し2ビットエラーを検出するECC方式）の誤り検出／訂正では訂正できないという課題があった。

　これに対して今回の技術では、ユーザーデータとECCパリティで構成されるデータバスを奇数バスと偶数バスに分割してメモリセル間の物理距離を確保することで、ダブルビットエラーを単一ビットエラー相当に抑えて訂正可能にした。

　さらに、ECCパリティを専用SRAMに格納し、TCAMと独立したアドレスデコーダーを持つことで、TCAMへの書き込み時に誤ったアドレスが選択される場合の検出性を高めた。これらによって、車載用途で求められる機能安全のカバレッジを大幅に向上したという。

　同技術は車載用途だけでなく、センサーとプロセッサの間で高速にデータをやりとりする産業機器や民生機器にも有効だ。ルネサスは今後もこうしたメモリアーキテクチャの技術開発を進めていくという。