IBMとLamが「サブ1nmチップ」で協業 高NA EUV導入加速へ：商用生産時期などは明らかにせず（2/2 ページ）

IBMとLam Researchが、1nm世代以降の半導体チップの実現に向け、プロセスと材料の開発において協業を発表した。高NA（開口数）極端紫外線（EUV）リソグラフィ装置の導入加速を促す目的もあるという。

[Alan Patterson，EE Times]

今後10年間を決定付ける高NA EUV

　IBMは、高NA EUVがこの先10年間の半導体微細化を定義するとみているようだ。

　Khare氏はEE Timesの取材で「IBMは、高NA EUVの導入を加速させることで、AI時代に必要な高性能AIチップが解き放たれると確信している。しかし、その段階に到達するには、コスト／性能上のメリットを得られるよう、材料やエッチング、成膜プロセス、パターン転写などを進化させる必要がある」と述べている。

　Vahedi氏はEE Timesに対し「ロジックデバイスがサブ1nmへと進んでいく中、パターン転写や欠陥が根本的な障壁になってきている」と述べる。

　「デバイスサイズによって物理的な限界が押し広げられ、全く新しい材料やパターニング技術、原子レベルのプロセス制御戦略などが必要になっている。歩留まりは、原子スケールの揺らぎやプロセス相互作用による影響を大きく受けている。このため、最適化された原子スケールの成膜やエッチングフローが、サブ1nmロジックにおける主要な課題になっている。Lamは、パターニングやエッチング、成膜において原子レベルの精度実現に向けて注力し、超微細なEUVパターンを、生産レベルの歩留まりで実際のデバイス層に確実に転写できるようにしていく考えだ」（Vahedi氏）

　Lamによると、最先端ノードへの微細化には、低NAのシングルパターニングで達成可能なピッチよりもさらに微細なピッチが必要になってきているという。

　Vahedi氏は「低NAでは、このような最先端ノードにはマルチパターニングが必要で、それがコスト上昇やサイクルタイムの延長、歩留まり低下などへとつながっていく」と述べる。

　また同氏は「Lamの最新のドライレジスト／パターニング技術は、解像度を高めて欠陥率を改善することにより、高NA EUVパターニングのダイレクトプリントを実現する。このため半導体メーカーは、より高いパターニング解像度で歩留まりを高められるようになる」と付け加えた。

IBMの“半導体チップの遺産”

　IBMは、数十年前に半導体製造事業から撤退した後も、米国ニューヨーク州のナノテク関連工業団地であるAlbany NanoTech Complexで引き続き半導体技術の開発に取り組んできた。このニューヨークの施設では、北米では初となる官民共同の高NA EUVリソグラフィセンターが運営されている。IBMは、Albany NanoTech ComplexでRapidusと提携している他、Samsungともファウンドリー契約を締結している。

　Khare氏は「今回のLamとの新たな半導体パートナーシップにより、当社のチームは、ナノシート／ナノスタックデバイスや裏面電源供給などに向けた完全なプロセスフローの開発を目指していく。目標は、高NA EUVパターンをデバイス層へ高い歩留まりで確実に転写できるようにすることと、未来のロジックデバイスに向けた持続的な微細化や、性能向上、生産の実現可能性などをサポートしていくことだ」と述べている。

【翻訳：田中留美、編集：EE Times Japan】