SRAM同様、自由に配置できる混載フラッシュ：マスク4枚を追加するだけの低コスト製造対応（2/4 ページ）
不揮発メモリIPを手掛ける国内ベンチャー企業が、LSIのどこにでも配置できる新たな混載フラッシュメモリ技術を開発した。通常のCMOSプロセスに3〜4枚のマスクを追加するだけで実現できるといい、2016年中の量産対応を目指す。
高圧MOSが必要
フラッシュメモリが高圧を必要とする理由は、絶縁膜に挟まれた記憶領域（フローティングゲート方式では浮遊ゲートに相当）にホットエレクトロン効果ないしFN（Fowler-Nordheim）トンネル効果を利用して、電荷を出し入れするためには高い電圧が必要なためだ。1〜3V程度で駆動する通常のCMOSに対し、10Vを上回るような高圧MOSが必要になる。
高圧MOSが必要となる一例として、チャージトラップ方式でFNトンネル効果を利用するSONOS構造のフラッシュメモリを見てみよう。下図の左側に示した図が、同メモリセルの断面図だ。
電荷を保持するSiN膜（シリコン窒化膜）の記憶領域（グレーの部分）に電荷を注入するためには、メモリゲートに10V前後の高圧（ここでは12V）を掛ける必要がある。電荷を取り除く（消去する）場合は逆に、マイナスの高圧（ここでは−12V）を掛ける必要が生じる。
読み出しに関しては、ソースに電圧を掛け、ドレイン側の電流値で記憶領域内の電荷の有無を検出する。この時にソースに与える電圧は、ロジックなどのスタンダードCMOSの低い駆動電圧（コア電圧）で十分だ。
問題となるのは「非セレクト」
これだけであれば、ソース、ドレインに高圧を掛ける必要はないのだが、ソース、ドレインにも、高圧を掛ける必要がある。それは、書き込み時に、電荷を注入しない「非セレクト」（Un-select）の場合だ。電荷を注入する「セレクト」（select）、「非セレクト」にかかわらず、構造上、メモリゲートに電荷注入用の高圧が掛かる。非セレクトのメモリセルでFNトンネル現象を起こさないために、メモリゲートと記憶領域間に電位差が生じないよう、ソース、ドレインにも一定の高圧（ここでは8V程度）を印加しなければならない。そのためメモリセル全体として、高圧MOSで構成しなければならないのだ。
これに対し、フローディアが開発したLEE Flash-G2は、メモリゲートに対し高圧を掛ける必要があるが、ソース/ドレインについては、高圧を掛ける必要がなくコア電圧で済むようにした技術だ。
LEE Flash-G2のメモリセルの断面図が下図だ。メモリゲートの両サイドにもゲートを追加した構造だ。この追加したゲートは「セレクトゲート」と呼び、電荷の注入、すなわちFNトンネル注入を起こす起こさないを制御するゲートになる。
メモリゲート自体には、12Vの高圧を掛けるが、セレクトゲートには高圧を掛ける必要がない。1.5V程度のコア電圧だけで、FNトンネル注入を起こすチャネルの電流を制御できるためだ。「小さな力で、大きな力を操るIGBT（絶縁ゲート型バイポーラトランジスタ）のフラッシュメモリ版のような仕組み」（同社アドバイザーを務める柳沢一正氏）だ。
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