IBM、3ビット/セルのPCMの研究成果を発表：100万回の耐久性試験を実施（2/2 ページ）

IBMチューリッヒ研究所が、3ビット／セルのPCM（相変化メモリ）の研究成果を、パリで開催された「IEEE International Memory Workshop（IMW 2016）」で発表した。

[Ron Neale（Electrical/Electronic Manufacturing Professional），EE Times]

クロスポイント型メモリについては？

　Pozidis氏は、「MLC PCMと、3D（3次元積層）クロスポイント型のシングルビット／セルメモリの主なメリットについてどう考えるか」とする筆者の質問に対し、以下のように答えている。

IBM研究所のPCMセルチップの画像。同研究所は、PCMで3ビット／セルのデータを高い信頼性で保持できることを示した 出典：IBM研究所

　「3Dクロスポイント技術は、メモリセルとダイオードのレイヤーを積層することをベースにしている。同技術の問題点は、歩留まりにある。各レイヤーの歩留まりが、デバイス全体の歩留まりになる。一方、シングルレイヤーの場合は、このような歩留まりの問題はない。また、マルチビット技術のメリットとして挙げられるのが、3ビット／セルの性能の場合は、1ビット当たりのコストが原理上、3分の1になるということだ。一方で3Dクロスポイントは、2レイヤーであるため、1ビット当たりのコストの低下は2分の1にとどまる」（同氏）。

　さらにPozidis氏は、「3ビット／セルまたはマルチビットのPCMを3D構造にするという可能性はあるか」とする筆者の問いに対し、次のように答えた。

　「原理上、その可能性はある。TLC（Triple Level Cell）レベルをプログラムするには、プログラムと検証のステップを何度も繰り返すことのできる性能が必要だ。プログラムのステップの中に、セル上の電流を制御する機能が必要になるが、この点については積層構造では問題にならないだろう。アクセス用としてダイオードが何らかの形で使われているためだ。検証ステップについても、問題はないはずだ。ただし、2ビット／セルでは読み出しの際に3つの閾値電圧レベルが必要で、TLCでは7つのレベルが必要になるので、セル状態を比較的正確に測定する必要はある」（同氏）。

　IBMが今回実証に成功したマルチビットPCMの試作チップは、4バンクのインターリーブアーキテクチャを備えた2×2のM-Cellアレイで、メモリアレイの寸法は2×1000×800μmだ。PCMセルは、ドープされたカルコゲナイド合金をベースとし、90nmプロセスのCMOSチップに搭載された。

DRAM、フラッシュメモリ、PCMに対するTLC PCMの利点。それぞれのデメリットを補う技術であると主張している 出典：IBM

【翻訳：田中留美、編集：EE Times Japan】