Hot Chips 2017、チップ積層技術に注目集まる：IntelやXilinxも独自技術を発表（2/2 ページ）

米国カリフォルニア州クパチーノで2017年8月20〜22日に開催された「Hot Chips 2017（Host Chips 29）」では、パッケージング技術やインターコネクト技術などを含め、特に2.5D（2.5次元）のチップ積層技術に注目が集まった。

[Rick Merritt，EE Times]

2種類の「EMIB」

　IntelはHot Chipsにおいて、2種類のEMIBインタフェースについて説明している。1つは「UIB」で、SamsungやSK Hynixが、DRAMスタック向けに実装しているJEDECリンクをベースとする。もう一方の「AIB」は、Intelがトランシーバー向けに独自開発したインタフェースで、これは後に、アナログやRFなどのさまざまなデバイスで使用できるよう汎用化されている。

Intelの「AIB」インタフェース 出典：Intel

　Intelとしては、いずれも比較的シンプルな並列I/O回路であるため、EMIB向けシリアルリンクを使用する場合よりも、レイテンシが低く、微細化にも優れると確信しているようだ。今のところ、これらのインタフェースを使用したモジュールが、3社のファウンドリーにおいて6つの世代技術に採用されているという。

　Intelは、まだAIBを正式に発表するかどうかを決めておらず、仮に発表したとしても、オープンソースにするかどうかも分からないという。AIBは、物理層において、最大2Gビット/秒（Gbps）のプログラム可能な速度で動作し、EMIBリンク上における接続数は約2万だという。

　さらに、密度も向上する。次世代EMIBプロセスは、35μm径のバンプをサポートするため、既存の55μmバンプと比べると、密度を2.5倍に高められるという。

　IntelのFPGAグループでシニアアーキテクトを務めるSergey Shuarayev氏は、「EMIBを使用すれば、FPGAをCPUやデータコンバーター、光学部品などに接続することが可能だ。さらに、複雑なアナログブロックをFPGAから除外することもできるため、2.5D積層技術に比べてコストを低減でき、生産量も増やせる」と述べる。

　Xilinxは、Hot Chipsにおいて、最大3個の16nm FPGAと2個のDRAMをスタック可能な第4世代の積層技術「VU3xP」を発表した。2018年4月までにはサンプル出荷を開始する予定だという。ホストプロセッサやアクセラレーターに対して4つのコヒーレントリンクをサポート可能なCCIXインタフェースを使用したチップとなる。

　PCIe（PCI Express）ベースのCCIXは最初に、25Gbpsで動作する。Xilinxのバイスプレジデントを務めるGaurav Singh氏は、「現在、複数のプロセッサの設計において採用されている」と述べる。

　またXilinxは、メモリコントローラーアレイに伝送するためのAXIスイッチを使ったDRAM向けに独自のリンクを開発中だ。

Xilinxは、同社の最新のFPGAとDRAMを接続する8個のメモリコントローラー向けに、450MHzで動作するAXIポートを披露した（クリックで拡大） 出典：Xilinx

【翻訳：田中留美、滝本麻貴、編集：EE Times Japan】