最先端プロセスの最新論文が一堂に IEDM 2017：Intelの10nm、GFの7nm

2017年11月に米国で開催される「IEDM」では、IntelやGLOBALFOUNDRIES（GF）が、それぞれの最先端プロセスの詳細を発表するようだ。その他、FinFETに代わる次世代トランジスタ技術に関する論文発表などが相次ぐ。

[Rick Merritt，EE Times]

半導体プロセスの国際学会

　IntelとGLOBALFOUNDRIESは、2017年11月2日から6日まで米国カリフォルニア州サンフランシスコで開催される国際学会「International Electron Devices Meeting（IEDM）」で、10nmおよび7nmのプロセスノードについてそれぞれ発表する。IEDMでは、メモリ、医療エレクトロニクス、フレキシブルエレクトロニクス、FinFET以降の新しいトランジスタ技術などの分野で、新たな方向性を示す論文も発表される予定だ。

　IntelはIEDMで、2017年3月に初めて公表した10nmプロセスの概要について説明するようだ（関連記事：Intelが10nmプロセスの詳細を明らかに）。同プロセスでは、自己整合型クアッドパターニング（SAQP：Self-Aligned Quadruple Patterning）を使い、フィン幅7nm、フィンピッチ34nm、フィンの高さ46nmのFinFETを実現した。同プロセスで製造されたSRAMセルのセル面積は、0.0312μm²から0.0441μm²だという。

　Intelの10nmプロセスにおける12の金属インターコネクト層は、複数のしきい値電圧に対応する。10nmプロセスでは、NMOSおよびPMOSの駆動電流が、14nmプロセスに比べてそれぞれ71％、35％向上したという。最下層の2つのメタル層にコバルトワイヤを用いたことで、エレクトロマイグレーションが最大10倍に改善した他、ビア抵抗は半減したという。

　一方、GLOBALFOUNDRIESはIEDMで、7nm FinFETプロセスで製造したSRAMセル（セル面積は0.0269μm²）の詳細を発表する。同社は、2017年9月に開催した自社のカンファレンスで、同プロセスについて解説していた。GLOBALFOUNDRIESの7nmプロセスは、Samsung Electronicsからライセンスを提供されている既存の14nmプロセスに比べ、ロジック密度が2.8倍高まる他、性能は40％以上向上し、消費電力は55％低減するという。

　Intelと同様、GLOBALFOUNDRIESのプロセスも複数のしきい値電圧をサポートする。SAQPを採用した。

　FinFETの後継技術となる可能性のある研究についての論文もある。

　Imecの研究チームは、次世代トランジスタ技術についての論文を少なくとも3本は発表する予定のようだ。そのうち1本は、ナノワイヤ積層を用いた回路に関するものだという。リングオシレーターでは、n型デバイスに新しいメタライゼーションプロセスが採用されていて、しきい値電圧をより高精度に制御できるようになったとしている。

　MOSFETの構造としては、ナノワイヤをゲートで取り囲み、トランジスタチャンネルとする。imecは別の論文で、ナノワイヤおよびナノシートの性能の特性や、GAA（Gate All Around）ナノワイヤのアレイについて報告するとしている。InGaAs（インジウム・ガリウム・ヒ素）で製造した垂直型FETアレイは、397μA/μmのオン電流特性を示した他、V_DSが0.5Vにおいて1.6S/μmというピーク相互コンダクタンスを示したという。

　GLOBALFOUNDRIESは、強誘電体の14nm FinFETで製造したリングオシレーターについて発表する予定だ。このリングオシレーターは、同等のシリコンデバイスと同じ周波数帯で動作しつつ、より低消費電力だという。

【翻訳：青山麻由子、編集：EE Times Japan】