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Cadence、7nmプロセスでDDR5インタフェースを試作：4400MT/秒の転送速度を達成
Cadence Design Systems（以下、ケイデンス）は2018年5月1日（現地時間）、規格策定中であるDDR5 DRAMの初期バージョンに対応するインタフェースIP（Intellectual Property）を、テストチップとして初めて試作したと発表した。
Cadence Design Systems（以下、ケイデンス）は2018年5月1日（現地時間）、規格策定中であるDDR5 DRAMの初期バージョンに対応するインタフェースIP（Intellectual Property）を、テストチップとして初めて試作したと発表した。
最も高速な商用DDR4 DRAMから37.5％のデータ転送高速化を達成
同チップはTSMCの7nmプロセスを用いて生産。現時点で最も高速な商用DDR4 DRAMのデータ転送速度3200Mトランスファー/秒（MT/s）から、同チップは37.5％の高速化を実現し4400MT/sのデータ転送に対応する。
高速メモリサブシステムを開発するSoC（System on Chip）ベンダーは、同社が提供するDDR5 PHYとコントローラーIPを利用することでDDR5メモリインタフェースを統合したSoCの設計を開始できるという。
DDR5は、DDR4と比較してより高い帯域幅を実現しつつ転送ビットあたりの電力効率を高めたことが特長。同社は今回の試作成功によって「ケイデンスの次世代DDR IPは今すぐ実装可能」と発表している。
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