2.5Dパッケージング技術を適用したFPGA：ISSCC 2017でIntelが発表

現在、米国で行われている国際学会「ISSCC 2017」で、Intelが、2.5Dパッケージング技術を使ったFPGAについて論文を発表した。

[Rick Merritt，EE Times]

Intelのパッケージング技術とAMDの「Zen」

　Intelが、2017年2月5〜9日に米国カリフォルニア州サンフランシスコで開催されている「ISSCC 2017」において、同社の次世代FPGA「Stratix X」に関する論文を発表し、2.5D（2.5次元）パッケージングを置き換える低コストの代替技術について詳細を明らかにした。

　また、AMDは、同じセッションの中で、同社のx86プロセッサ「Zen」を披露した。14nmプロセスを適用したIntelの最新CPUと比べて、ダイサイズを10％縮小することに成功したという。

　Stratix Xは、Intel独自のEMIB（Embedded Multi-die Interconnect Bridge）技術を使って、FPGAを4つのトランシーバーと接続している。シリコンダイで作成したブリッジをBGA基板に搭載したことで、TSMCが開発した「CoWoS（Chip on Wafer on Substrate）プロセス」で使われているシリコン基板に比べて大幅な小型化に成功したという。CoWoSプロセスは、IntelのライバルであるFPGAベンダーXilinxやGPUベンダーNVIDIAにも採用されている。

「EMIB」では、THV（貫通ビア）を使用せず、高密度配線を実現している 出典：ISSCC

　EMIB技術は、55μmのマイクロバンプと、100μm以上のフリップチップバンプを組み合わせて使用することにより、それぞれ96個のI/Oを搭載したトランシーバーチャンネルを、最大で24個サポートすることができるという。専用プロトコルを使用し、1ダイ当たり1.2pJ/ビットで、1ピン当たり2Gビット/秒を実現することができる。

　このブリッジは現在、4つの28GHz SerDes（Serializer／Deserializer）をFPGAに接続している。IntelのエンジニアであるDavid Greenhill氏は、ISSCC 2017において論文を発表し、「Intelは、SerDesと各種外部チップの高速化実現に向けたロードマップを用意している」と述べている。

ブリッジシリコンは、EMIBのプロトコルを変換する

　セッションには多くの聴衆が集まり、今回のパッケージング技術に関する質問もいくつか上がった。Greenhill氏は、Xilinxのエンジニアが提示した質問に対し、「Intelの開発チームは、56G SerDesへの移行を実現する上で、温度関連の課題についても問題なく対処できると考えている」と答えた。

　Intelは2014年9月に、ファウンドリーサービスの一環としてEMIB技術を発表したが、今のところまだ、EMIBの新規ユーザーを発表するには至っていない。14nmプロセス適用のStratix Xは、ギガヘルツ動作の560mm²のファブリック上に、280万個のロジックエレメントを搭載するという。

　AMDは、別の論文の中で、「同社が間もなく発表を予定しているZENコアは、Intelが現在出荷している第2世代の14nmプロセッサと比べて、ダイサイズを10％縮小できる見込みだ」としている。セッションに参加したアナリストやIntelのエンジニアも、「Zenコアは、非常に高い競争力を持っている。しかし、AMDにとって、ダイサイズの縮小を実現したことが低コスト化の実現につながるかどうかは、現在まだ明らかになっていない数々の変動要素によって決まることになるだろう」と述べている。

AMDは、「Zen」が、14nmプロセスを適用したIntelのx86コアよりも小型だとした 出典：ISSCC

　論文によると、AMDが今回採用した技術は、既存のチップと比べてスイッチング容量を15%低減することが可能だという。例えばZenは、AMDにとって初となるMIM（metal-insulator-metal）構造のキャパシターを使用したことにより、動作電圧の低減や、1コア当たりの供給電圧の増加、周波数の制御機能の向上などを実現することができたという。

　同社のエンジニアたちは、スイッチング容量を低減すべく、ここ1年以上にわたり、高活動領域の電力ベンチマークを週1回のペースで追跡してきた。現在は、3.4GHzで同時マルチスレッディング動作を実行する8コアの設計を2種類、開発したという。

【翻訳：田中留美、編集：EE Times Japan】