3nm止まりか1nmか、微細化はレジスト開発が鍵：半導体ロードマップの展望（2/2 ページ）

半導体リソグラフィ技術に関する国際会議「SPIE Advanced Lithography 2019」で行われたパネルセッションの中で、エンジニアたちは、「半導体ロードマップはこの先、10年間延長して1nmプロセスまで実現できる可能性もあれば、新しいレジスト材の不足によって、3nmプロセスで行き詰まる可能性もある」と、希望や不安について語った。

[Rick Merritt，EE Times]

imecとKMLabsは、レジスト開発の専門組織を立ち上げ

　ベルギーの研究機関imecと、レーザー専門企業KMLabsは、次世代EUVシステム向けのレジスト開発を後押しするための取り組みとして、「AttoLab」を共同設立すると発表した。ピコ秒あるいはアト秒で測定される時間枠の中で、レジストがどのように光子を吸収、イオン化するのかを明らかにしていくという。

　imecの主任科学研究員であるJohn Petersen氏は、「サプライヤーとの協業によって新材料を開発し、次のレベルまで前進していくことにより、放射線化学の詳細について学ぶことができる。また、量子現象についても考察していく。純粋科学でありながら、取り組みの中から新技術が生み出される可能性がある」と述べている。同氏は、新型ラボに関する論文を共同執筆している。

システムを開発するエンジニア 出典：ASML

　レジストは、確率変数とされるランダムエラーを削減するための一つの方法である。古くから存在していた問題ではあるが、5nmプロセスの開発を進めるにつれ、その影響は大きくなっている。Yen氏は、「ASMLは、歩留まりを脅かすような問題にも対応することができる」と強気な見解を示している。

　同氏は、「確率変数については現在、193nmのリソグラフィの時よりも重大な課題となっているが、高いドーズ（露光量）を実現することで対応は可能だ。当社のロードマップは、500Wシステムの実現を目指しているため、光源を高めることによって、高NA（開口数）システムの画像品質を実現し、確率変数の問題に対応するための準備を整えることができる」と述べている。

　imecで計測分野を専門とするPhillipe Leray氏は、あまり楽観視はしていないようだ。同氏は、「近い将来、欠点に関する問題に取り組む必要に迫られるだろう。残り時間が迫る中、まだ解決策を見いだせそうにない」と述べる。

　Armのフェローを務めるRob Aitken氏は、「設計者たちは、ロジックチップの10億個の物理的な接点の中の一つに欠陥が存在する可能性をなくそうと、取り組みを進めているところだ。そのための方法として、いくつか候補を用意できている」と述べている。

　一部のパネリストからは、積層チップの成功を踏まえて、3D（3次元）構造に注力すべきだとする声が上がっている。その中の1人であるAitken氏は、「3D設計はかなり複雑化するため、新しいマイクロアーキテクチャが必要だ。しかし、まだ誰もその取り組みを達成できておらず、電力供給やクロッキングが難しくなるということに注目するにとどまっている」と述べる。

　また同氏は、「設計者たちは既に、微細化の実現に向け、標準的な12トラックセルや9トラックセルから4トラックだけを使用するセルへ移行するための準備を進めている。このような取り組みは、数年前までは全く不可能だったが、今や実現可能になってきた」と付け加えた。

　実際に、非常に難しい取り組みであるため、半導体技術のあらゆる分野について検討が行われているさなかだ。コンサルタントであるErik Hosler氏は、「われわれは現在、あらゆる種類の最先端パターニングについて検討している。EUVは、私が現在担当しているカンファレンスの、最先端パターニングのセクションから出現した技術だ」と述べる。

　かつてGLOBALFOUNDRIESでEUVの専門家として務めた経歴を持つHosler氏は、「われわれは2018年に、MEMSとMOEMS（Micro Optical Electro Mechanical System）を追加した。今後も、疑問を提起する対象を量子まで広げていくつもりだ。さまざまな素晴らしい取り組みが進められることにより、何か新しいものが登場するだろう」と述べている。

EUVを活用する微細化の研究開発において、エンジニアたちは優れた成果を挙げている 出典：ASML（クリックで拡大）

【翻訳：田中留美、編集：EE Times Japan】