「当面は微細化を進められる」 TSMCが強調：5nm、3nmへと突き進む（2/2 ページ）

TSMCは、米国カリフォルニア州サンタクララで2019年4月23日（現地時間）に開催した年次イベント「TSMC 2019 Technology Symposium」において、半導体のさらなる技術進展を実現すべく、同社のロードマップに「N5P」プロセスを追加したことを発表した。

[Rick Merritt，EE Times]

2019年第3四半期に控えるEUV導入

　TSMCは、2019年第3四半期に量産開始を予定している7+（N7+）nmプロセスにおいて、重要なレイヤーのいくつかに、同社初となるEUV（極端紫外線）プロセスを導入するという。N6では、EUVを適用するレイヤーをもう一つ増やし、N5ではさらにそれを増やしたとする。EUVの導入により、N7+ではマスク数が10％減少するという。N6とN5ではさらに少なくできる見込みで、それは注目に値するだろう。

　最新のEUV装置の光源は、280Wを安定して出力できるという。TSMCは、光源の出力が2019年末には300Wに、2020年には350Wに達すると見込んでいる。アップタイムは2018年の70％から、現在では85％に向上しているが、2020年には90％に達する予定だ。TSMCのMii氏は「EUVはわれわれのニーズを上回った」と述べた。

　追加されたプロセスのオプションに、誰もが魅了されたわけではない。別のアナリストは、設計者らに対し、TSMCとSamsungからの暫定的なノードをスキップするよう助言した。IBS（International Business Strategies）のプレジデントであるHandel Jones氏は「顧客は5nmと3nmに焦点を当て、6nmや4nmといった他のオプションの一部は無視すべきだ」と述べた。

　Jones氏は、ファウンドリーが新しいプロセスを適用した際は、初期の不良を避けるため、10万枚のウエハーを製造するまで待つように、とも助言した。

　TSMCは、3nmおよび、2nmプロセスの研究開発を進めていると報告したが、今後必要となる新たなトランジスタについて説明するまでには至らなかった。Mii氏は、「硫化物とセレン化物の2D（2次元）素材を用いると、移動度の向上が期待できる。チャネルの厚さが1nm以下となり、7nmのゲート長のシリコンよりも高い駆動電流を供給できるからだ」と説明した。

各社におけるプロセス開発の現状 出典：IBS

22nmでは、0.6〜0.9Vをサポートへ

　TSMCは、よりメインストリームのプロセスについて、「22ULL」プロセスは、バッテリー駆動のチップ向けに0.6〜0.9Vをサポートする予定だと述べた。HDMIブロックは現在開発中で、USB、MIPI、LPDDRブロックは、28nmプロセスのアップグレードプロセスに適しているかどうかを検証中だという。

　パッケージングでは、TSMCは最新のオプションであるSoIC（System on Integrated Chip）とWafer-on-Wafer（WoW）の詳細を明らかにした。WoWは、同じサイズの2つのチップにのみ適用できるが、SoICは異なるサイズのダイを積層できるという。いずれも、モバイルならびに高性能のコンピュータシステムをターゲットにしているが、まだ開発段階にあり、商用化は2021年以降となる見込みだ。

【翻訳：青山麻由子、田中留美、編集：EE Times Japan】