Samsung、3nm GAAのリスク生産を2020年にも開始か：TSMCとの差を縮める？

Samsung Electronicsのファウンドリー部門は、2019年5月14日（米国時間）に米国で開催した「Samsung Foundry Forum 2019 USA」において、次世代の3nm GAA（Gate-All-Around）技術に向けた最初のプロセスデザインキットを含め、プロセス技術のロードマップをアップデートした。

[Dylan McGrath，EE Times]

　Samsung Electronics（以下、Samsung）のファウンドリー部門は、2019年5月14日（米国時間）に米国カリフォルニア州サンタクララで開催した「Samsung Foundry Forum 2019 USA」において、次世代の3nm GAA（Gate-All-Around）技術に向けた最初のプロセスデザインキットを含め、プロセス技術のロードマップをアップデートした。同社の幹部らは、高度な3D（3次元）パッケージング技術に関する詳細も明らかにした他、クラウドベースの新たな設計環境についても紹介した。

「Foundry Technology Forum」に登壇した、Samsungファウンドリー部門のプレジデントを務めるES Jung氏 出典：Samsung Electronics

　Samsungは、2つの3nm GAAプロセス「3GAE」をリリース予定だが、そのうち一つのリスク生産を2020年下半期に、量産を2021年に開始する計画だ。もう一つのプロセスについては、リスク生産を2021年に、量産を2022年に開始することを目指している。

　同社は2018年、EUV（極端紫外線）リソグラフィを初めて採用した7nm FinFETプロセスの量産を開始した。同社は今後2〜3年のうちに、FinFETプロセスを6nm、5nm、4nmと派生的にリリースしていく。一方で、3nmプロセスを次の主要なプロセス技術ノードと見なしており、独自の「MBCFET（Multi Bridge Channel FET）」を最初に使用するプロセスとなりそうだ。

動作電圧を0.7Vまで下げられる

　FinFETプロセスにおける動作電圧の低減は、10nmプロセスでの0.75Vが限界だとされている。Samsungのファウンドリーマーケティングチームで主席エンジニアを務めるYongjoo Jeon氏によると、同社は、スタックごとの電流を増加させるためにナノワイヤではなくナノシートを用いたGAA技術を用いることで、動作電圧を0.7Vまで減らしているという。従来のナノワイヤを用いたGAAは、実効チャネル幅が小さいことから、より多くのスタックが必要になる。

プロセスの比較 出典：Samsung Electronics（クリックで拡大）

　Samsungは2019年4月、最初の3nm GAAプロセスに向けたプロセスデザインキット（PDK）を、“バージョン 0.1”として初めてリリースした。

　Jeon氏は「私が知る限り、GAAの生産を計画しているのは当社だけだ」と述べた。

　TSMCは、5nmノードのGAAプロセスをリリースする計画だが、同技術を量産に適用する時期は明らかにしていない。

　International Business Strategies（IBS）のCEOであるHandel Jones氏によれば、Samsungは、グラフェンなど先進材料の研究開発に対する巨額の投資のおかげで、GAAでTSMCを1年ほどリードしているという。Jones氏は「Samsungは、ナノシート構造向けの材料を社内で調達できるという利点によって、3nm GAAプロセスでリーダー的地位を得ている」と述べる。

　Samsungが最近テープアウトした3nm GAAプロセスのテストチップは、同社の7nm FinFETプロセスに比べてチップ面積で45％減、消費電力は50％減、性能は35％増という結果を達成したという。Samsungは、3nm GAAプロセスは、モバイル、ネットワーク、AI（人工知能）、IoT（モノのインターネット）など、高いコンピューティング性能が求められる用途に適していると述べた。

　Samsungのファウンドリーは2018年に約100億米ドルの売上高を計上し、ファウンドリーの売上高ランキングでは第2位についている。首位に立ったのはTSMCで、2018年の売上高は約330億米ドルだった。

　もしSamsungが計画通りに3nmプロセスのリスク生産を2020年に開始できれば、TSMC、GLOBALFOUNDRIES、Intelといったライバルに大きく差をつけることができるだろう。

【翻訳：青山麻由子、編集：EE Times Japan】