1nmが見えてきたスケーリング 「VLSI 2020」リポート：湯之上隆のナノフォーカス（27）（3/7 ページ）

初のオンライン開催となった「VLSIシンポジウム 2020」から、スケーリング、EUV、3D ICの3つについて最新動向を紹介する。

[湯之上隆（微細加工研究所），EE Times Japan]

配線抵抗増大の問題

　スケーリングの進歩とともに、新たなトランジスタ構造が考案されている。その一方、多層配線は、極めて深刻な問題に直面している。現在、多層配線の材料にはCuが用いられているが、Cuは絶縁膜中を拡散してしまうために、TaやTaNなどのバリアメタルが必要となっている。ところが、配線幅を微細化しても、ある一定以上の膜厚のバリアメタルが必要であるため、バリアメタルを含めたCu配線の抵抗が微細化とともに急増してしまうのである（図9）。

図9：配線断面積の縮小と配線抵抗の増加 出典：Mauro Kobrinsky, Intel, “On-Die Interconnect Challenges and Opportunities for Future Technology Nodes”, VLSI 2020, SC1.2（クリックで拡大）

　この問題を解決するために、IntelのMauro Kobrinsky氏は、最も微細な配線（M1）について、従来のダマシン（Damascene）法ではなく、メタルを直接ドライエッチングするSubtractive法を提案している（図10）。

図10：メタル配線の形成方法　ダマシンと直接加工 出典：Mauro Kobrinsky, Intel, “On-Die Interconnect Challenges and Opportunities for Future Technology Nodes”, VLSI 2020, SC1.2（クリックで拡大）

　実は、メタルの直接加工は、Cuを使う前のAl配線で用いられていた方法だった。ところが、CuはAlよりも配線抵抗が低いが、その直接加工が極めて難しかった。そこで、絶縁膜に溝や孔を加工してバリアメタルを介してCuで埋め込み、不要な部分をCMPで除去する、いわゆるダマシン法が使われるようになった。

　しかし、前述した通り、配線が微細になってくると、バリアメタルの抵抗が無視できなくなってきたため、バリアメタルが不要なメタルを直接加工する方法が浮上してきたというわけである。

　問題は、どのようなメタル材料を選択するかということである。Intelは、その一例として、Ruを直接加工して28nmピッチのメタル配線を形成している。その配線抵抗は、24nmピッチ以下ならば、ダマシン法で形成したCu配線よりも低い値を示している（図11）。

図11：ダマシンで形成したCu配線と直接加工で形成したCu以外の配線（例えばRu） 出典：Mauro Kobrinsky, Intel, “On-Die Interconnect Challenges and Opportunities for Future Technology Nodes”, VLSI 2020, SC1.2（クリックで拡大）

Ruは使わない方が良い

　しかし、筆者の過去の経験から、Ruを配線材料に使うことはお勧めできない。筆者は、1998年頃、日立製作所のデバイス開発センターで、1GビットDRAMの開発に関わった。そのDRAMでは、キャパシター絶縁膜に（Ba,Sr）TiO₂、キャパシター電極にRuを使うことを想定していた。筆者の役目は、Ruピラーの垂直エッチングを行うことであった。筆者は、LamResearchと共同でRu専用エッチャーを開発し、O₂とCl₂の混合プラズマを用いて、Ruの垂直加工を実現した。

　Ruの垂直エッチング自体はそれほど難しくはなかったが、Ruの挙動をコントロールすることが難しかった。Ruは、周辺に酸素があるとRuO2になってしまう。RuO₂も導電性を持つため、電気特性には問題がないが、酸素を2個も取り込むため、Ruが膨張してしまうのである。

　それでは、最初からRuO₂を加工しておけばいいと考え、実行した。ところが、RuO₂は還元雰囲気で酸素を放出してしまうのである。その結果、RuO₂は穴ぼこだらけのRuになってしまう。

　要するに、Ruという材料は、周囲の環境に応じて“呼吸する”のである。こんなメタル材料は、とてもDRAMには使えないと、われわれのグループはキャパシター電極にRuを使うことを放棄した。だから、このような材料は使わない方が良いと思うわけである。

　Intelは、現在も10nmのプロセッサの量産がうまくいっていない。その最大の原因は、メタル配線にあると考えている（関連記事：「10nmで苦戦するIntel、問題はCo配線とRuバリアメタルか」）。最初は、M1にダマシン法でCo配線をつくろうとして失敗した模様だ。CoのCMPが不完全で欠陥が除去できなかったからだと推測している。その後は、どうしているのだろうと思っていたら、Ru配線などを検討していたわけか。もしそうなら、Intelの10nmは前途多難と言わざるを得ない。

　SynopsysのVictor Moroz氏もまた、1nmにMoを直接加工するメタル配線について発表していた（図12）。個人的な見解では、M1のメタル材料としては、RuよりもMoの方がずっといいと思う。

図12：1nmノードのメタル配線 出典：Victor Moroz, Synopsys, “Can We Ever Get to a 100nm Tall Library? Power Rail Design for 1nm Technology Node”, VLSI 2020, JFS3.2（クリックで拡大）