3D NANDフラッシュの製造歩留まりを高める2段階積層：福田昭のストレージ通信（190） アナリストが語る不揮発性メモリの最新動向（17）（2/2 ページ）

今回は、3D NANDフラッシュの製造工程の中で最も困難とされる、「メモリスルーホール」の形成プロセスに関する講演部分をご報告する。

[福田昭，EE Times Japan]

2ティアー（2デッキ）構造は位置合わせと接続部が課題

　メモリスルーホール形成（セルストリング形成）を2段階に分ける手法には当然、いくつかの課題が存在する。まず、上側のスタックと下側のスタックの位置を正確に合わせなければならない。また上下のスタックを接続する部分の構造をどのようにするかも課題となる。さらに、1回のスルーホール形成で全スタックを構築するプロセスに比べると生産のスループットは低下する。

　講演では、Intel-Micron連合、SK hynix、キオクシア-WD連合の3D NANDフラッシュを分析して2つのデッキの構成と接続部を電子顕微鏡で観察した結果を述べていた。Intel-Micron連合の3D NANDフラッシュではワード線の積層数で64層の世代と96層の世代を分析した。

　64層世代のスタック（デッキ）は下側が37層、上側が37層である。合計が64層よりも多いのは、ワード線以外の導電層（共通ゲート層やダミーワード線など）が存在するためだ。96層世代のスタック（デッキ）は下側が53層、上側が53層である。上下のデッキを接続する部分は、チャンネルのプラグおよびキャップと、絶縁層で構成する。

　SK hynixの3D NANDフラッシュではワード線の積層数で72／76層の世代と96層の世代を分析した。72／76層世代のスタック（デッキ）は下側が40／42層、上側が42／44層である。96層世代のスタック（デッキ）は下側が54層、上側が64層である。いずれも上側のデッキの層数が多い。上下のデッキを接続する部分は特に設けず、下側と上側のデッキを直結している。

　キオクシア-WD連合の3D NANDフラッシュではワード線の積層数で96層の世代を分析した。デッキは下側が54層、上側が55層である。上下のデッキを接続する部分は、チャンネルのプラグと酸化膜で構成する。

2ティアー（あるいは2デッキ）構造を採用したメモリスタックの接続部。左からIntel-Micron連合、SK hynix、キオクシア-WD連合。出典：FMS 2020の講演「Technology Trend：NAND ＆ Emerging Memory」の配布資料（クリックで拡大）

（次回に続く）

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