電源/接地線の埋め込みで回路ブロックの電圧降下を半分以下に低減：福田昭のデバイス通信（300） imecが語る3nm以降のCMOS技術（3）（1/2 ページ）

電源／接地配線を基板側に埋め込む「BPR（Buried Power Rails）」について解説する。

[福田昭，EE Times Japan]

埋め込み電源／接地線への電源供給手法

　半導体のデバイス技術とプロセス技術に関する世界最大の国際学会「IEDM（International Electron Devices Meeting）」は、「チュートリアル（Tutorials）」と呼ぶ技術講座を本会議（技術講演会）とは別に、プレイベントとして開催してきた。2020年12月に開催されたIEDM（Covid-19の世界的な流行によってバーチャルイベントとして開催）、通称「IEDM2020」では、合計で6本のチュートリアル講演が実施された。その中で「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials（CMOSを3nm以下に微細化する要素技術-デバイスアーキテクチャと寄生素子、材料）」が非常に興味深かった。講演者は研究開発機関のimecでTechnology Solutions and Enablement担当バイスプレジデントをつとめるMyung‐Hee Na氏である。

　そこで本講座の概要を前々回から、シリーズでお届けしている。なお講演の内容だけでは説明が不十分なところがあるので、本シリーズでは読者の理解を助けるために、講演の内容を適宜、補足している。あらかじめご了承されたい。

チュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials（CMOSを3nm以下に微細化する要素技術-デバイスアーキテクチャと寄生素子、材料）」のアウトライン。講演スライド全体から筆者が作成したもの（クリックで拡大）

　前々回はCMOSロジック製造技術のロードマップを紹介するともに、トランジスタ技術やリソグラフィ技術などのトレンドを2025年まで予測した。そして前回は、CMOSロジックの高密度化手法を簡単に説明した。16／14nm世代以降は、CMOSロジックの基本セル（スタンダードセル）を縮小するために、セルの高さ（セルハイト）を低くする、MOSFETのゲートピッチとフィンピッチを詰める、といった手法が使われてきた。

　この中で主要な手段が、セルハイトの低減である。具体的には、フィンと同じ方向（水平方向）に走る最下層金属配線（M0あるいはM1）の本数（トラック数）を減らしてきた。

CMOSロジックの微細化（高密度化）手法（過去、現在、未来） （クリックで拡大）

　ただし配線のトラック数は、ある程度の数を確保することが欠かせない。金属配線は電源／接地線と信号線で構成される。いずれもCMOSロジックの基本セルに必須の回路素子である。5nm世代のトラック数は6本（6トラックあるいは6T）であり、信号線が4本しかない。トラック数をさらに減らすことが困難になっていた。そこで3nm世代では、電源／接地線を基板側に埋め込むことで、トラック数を5本に減らすことが提案されている。信号線の本数は4本であり、6トラックの基本セルと同じ信号線数を維持した。