Avery、チップレットの検証IPを発表：UCIeの包括的サポートを提供

022年3月にチップレットの標準規格「Universal Chiplet Interconnect Express（UCIe）」が正式に策定された。これに伴い、米国のAvery Design Systemsは、チップレットの検証IP（intellectual property）を発表した。

[Gary Hilson，EE Times]

　2022年3月にチップレットの標準規格が正式に策定された。これに伴い、チップレットの検証IP（intellectual property）が米国のAvery Design Systems（以下、Avery）から発表された。

　「PCI Express（PCIe）」や「Compute Express Link（CXL）」「HMB3」などの主要な半導体技術の機能検証ソリューションで知られるAveryは、チップレットの標準規格である「Universal Chiplet Interconnect Express（UCIe）」を適用するシステムのプレシリコン検証に対応した高品質のモデルとテストスイートでUCIeの包括的サポートを提供すると発表した。

UCIeは、ヘテロジニアスな統合をサポートするチップレットエコシステムを構築するために、オープンプラットフォームを中心に半導体業界が連携することを目的としている［クリックで拡大］ 出所：UCIe

　UCIeは2022年3月に発表されたチップレット間の通信標準規格で、Averyの他、同コンソーシアムの創設メンバーであるIntelやAMD、Arm、Qualcomm、TSMC、Samsung Electronics、ASE、Google、Microsoft、Metaなどによって策定された。同規格は、パッケージ内のチップレットの相互運用性をサポートし、チップレットのオープンエコシステムとパッケージレベルのユビキタスなインターコネクトを実現するものである。

　UCIe規格の最初のイテレーションは、UCIeアダプターと（ダイ間のIO物理層、プロトコル、業界標準規格として確立されたPCIeおよびCXLを活用するソフトウェアスタックを含む）PHY、プロトコルに依存しないRAW転送モードに対応している。

　Averyは、テスト済みの検証IP（VIP）ポートフォリオに基づく完全な機能検証プラットフォームを提供することで、設計要素のプレシリコン検証を可能にするという。同社のUCIe製品は、スタンドアロンのUCIeダイ間アダプターとLogPHYの検証の他、UCIeスタック上で動作する統合されたPCIeおよびCXL VIPもサポートする。UCIeモデルの他に、柔軟なオープンアーキテクチャを活用した包括的なプロトコルチェッカーやカバレッジ、リファレンステストベンチ、コンプライアンステストスイートも提供する。

　チップレットは新しい技術ではない。大手半導体メーカーは、ムーアの法則による物理的限界に立ち向かうためにチップレットに注目してきた。チップレットを活用したシステムを設計する企業は、テストを実施して設計を検証する必要がある。だがAveryによれば、規格が正式に策定される前に、独自のダイ間接続インタフェースを使用していた顧客もいたという。

　Averyのセールスおよびマーケティング担当バイスプレジデントを務めるChris Browy氏は、「ダイ間の接続に独自のIPを使用するクローズドシステムも悪くはない。しかし、標準規格があれば相互運用性や信頼性が向上する。同時に、異なるベンダーのダイ間の相互運用性に対する信頼性も高まるというメリットが得られる」と述べる。

　「標準規格と検証IPの両方があれば、リスクが軽減され、チップベースの設計を手掛けるより多くの顧客に信頼性を提供できる」（同氏）

【翻訳：滝本麻貴、編集：EE Times Japan】