AMDが開発したサーバ向けプロセッサ「第4世代EPYC」の概要：福田昭のデバイス通信（372）（3/3 ページ）

今回は、AMDの「第4世代EPYC」と「EPYC 9004シリーズ」の開発と技術仕様に関する情報を紹介する。具体的には開発ロードマップやプロセッサの内部ブロック、マルチプロセッサ構成などを説明する。

[福田昭，EE Times Japan]

プロセッサの基本構成は2ソケットあるいは1ソケット

　「EPYC 9004シリーズ」が前世代（第3世代）のEPYCシリーズと大きく異なる点は、新開発のZen4コアを搭載したこと、主記憶（メインメモリ）にDDR5メモリを採用するとともに接続数を12チャンネルと拡大して高速かつ大容量にしたこと、入出力インタフェースにPCIe Gen5を採用して高速化するとともにメモリ拡張インタフェースの「CXL（Compute Express Link）」に対応したこと、などだ。

「EPYC 9004シリーズ」の内部ブロックと主な仕様［クリックで拡大］ 出所：AMD

　そしてマルチプロセッサの基本構成（プラットフォーム）としては、2個のSP5ソケットによって2個のCPUが対を成す「2P」構成と、1個のSP5ソケットによる「1P」構成を用意した。

「2P」構成のプロセッサ間接続。PCIe Gen5を物理層とする「Infinity Fabric」を使用して2つのプロセッサを接続する［クリックで拡大］ 出所：AMD

「EPYC 9004シリーズ」のプラットフォーム構成。左は2個のプロセッサが対（ペア）を成す「2P」構成、右は1個のプロセッサによる「1P」構成［クリックで拡大］ 出所：AMD

　「2P」構成と「1P」構成では、メモリサブシステムが大きく変わってくる。「2P」構成の場合、1チャンネルのDDR5インタフェースに接続するDIMMは1枚（1DPC：1DIMM Per Channel）となる。「1P」構成では1チャンネルのDDR5インタフェースにはDIMMを2枚（2DPC）接続できる。

⇒（次回に続く）

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