多ピン小型パッケージ「FO-WLP」の信頼性問題とその対策：福田昭のデバイス通信（436） 2022年度版実装技術ロードマップ（60）（2/2 ページ）

今回は初期の「FO-WLP」で生じた信頼性の問題と、問題を解決した組み立てプロセス、再配線層（RDL）を微細化したプロセスを解説する。

[福田昭，EE Times Japan]

平坦なキャリアによってRDLを微細化

　ここまで述べてきたFO-WLPのRDLは配線幅/間隔が最小でも10μm/10μmであり、製造歩留まりを考慮すると15〜20μm/15〜20μmで量産することが多い。この配線幅/間隔はあまり微細とはいえず、ピン数が1000ピンを超えるシングルチップあるいはマルチチップのパッケージではRDLの配線引き回しが難しくなる。

　そこで1000ピン〜2000ピンの超多ピンに対応すべく開発されたのが、微細配線を有するFO-WLPである。代表的な応用例はスマートフォンのアプリケーションプロセッサで、ピン数は2000ピン弱に及ぶ。

　微細配線を有するFO-WLPのRDL配線幅/間隔は2〜5μm/2〜5μmと狭い。このような微細化を可能にしたのは、下地である疑似ウエハーの平坦（へいたん）度を確保したことにある。具体的には、平坦度が高く、かつ熱膨張係数がシリコンダイに近いガラス製のキャリアを採用するとともに、ガラスキャリアの表面に薄い導電接着膜を形成した。

微細配線を作り込んだFO-WLPの組み立て工程と要素技術［クリックで拡大］ 出所：JEITA　Jisso技術ロードマップ専門委員会（2022年7月7日に開催された完成報告会のスライド）

　組み立て工程そのものは「チップファースト」かつ「フェースアップ」で進む。回路形成済みウエハーの回路側に銅バンプ（Cuバンプ）とポリイミド（PI）/ポリベンゾオキサゾール（PBO）誘電体層を形成し、個々のシリコンダイに切り離す。切り離したシリコンダイをキャリアにフェースアップで搭載する。なお、キャリアにはあらかじめ銅の柱（Cuピラー）を形成してある。

　シリコンダイとCuピラーを覆うようにモールド樹脂で封止して疑似ウエハーを形成し、モールド樹脂表面を研削してCuピラーとシリコンダイのCuバンプを露出させる。続いてRDL層を形成する。それからはんだボールとキャパシターを搭載する。キャリアをはく離して裏面を研削し、裏面に配線を形成する（パッケージオンパッケージの場合）。最後に個々のパッケージに切り離す。

⇒（次回に続く）

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