0.2Vでデータ保持できる新型CMOSメモリ技術を開発、東京科学大：待機時電力は不揮発メモリ並みに

東京科学大学の菅原聡准教授らによる研究グループは、0.2Vという極めて低い電圧でデータを保持できるCMOSメモリ技術を開発した。試作したSRAMマクロは、待機時の電力を不揮発性メモリ並みに削減できるという。

[馬本隆綱，EE Times Japan]

伝達特性のヒステリシス幅を最大化できる新型インバーターを提案

　東京科学大学総合研究院未来産業技術研究所の菅原聡准教授、塩津勇作研究員、同大学工学院電気電子系の伊藤克俊大学院生（当時）による研究グループは2025年10月、0.2Vという極めて低い電圧でデータを保持できるCMOSメモリ技術を開発したと発表した。試作したSRAMマクロは、待機時の電力を不揮発性メモリ並みに削減できるという。

　研究グループはこれまで、極めて低い電圧でデータを保持できるSRAM（ULVR-SRAM）の研究に取り組んできた。そして、伝達特性（VTC）のヒステリシス幅を最大化できる新型インバーター（nST₁）を提案した。

　このnST₁インバーターは、シュミットトリガー（ST₁）インバーターにおける入力段のpMOSを入力から切り離し、入力段インバーターを疑似nMOS構成にしたものに相当するという。つまり、nST₁インバーターはこのpMOSによるリーク電流によって駆動される。実験結果から、nST₁インバーターは、0.2VにおいてVTCのヒステリシス幅は最大化されていることが分かった。

左からST₀、ST₁、nST₁インバーターの回路構成図［クリックで拡大］ 出所：東京科学大学

左から動作電圧0.2Vにおける6T、nST₁、ST₁、ST₀インバーターの電圧伝達特性［クリックで拡大］ 出所：東京科学大学

　次に、nST₁インバーターを用い新型のULVR-SRAMを開発した。従来のSRAMにおけるロードトランジスタ（LD）とパストランジスタ（PSS）を1つのトランジスタ（LPT）に統合できるため、少ないトランジスタ数でセルを構成できるという。今回は8トランジスタ（8T^U）でSRAMセルを構成し、セル構造の最適化を行った。

左から8T^Uセルと10T^Uセルの回路構成［クリックで拡大］ 出所：東京科学大学

　最適化したセルについて、モンテカルロシミュレーションにより不良率解析を行った。動作電圧が0.2V、動作温度が25℃および85℃の条件で、8T^Uセル、10T^Uセルおよび、6TセルのULVRモードにおける疑似スタティックノイズマージン（QSNM）の分散を比べた。

　この結果、8T^UセルのQSNM分布は、他のセルに比べ高い電圧側に位置し、ノイズ耐性は最も強いことが分かった。特に、6σ不良率における8T^UセルのQSNMは、10T^Uセルの2倍となった。動作電圧が0.16Vでも、8T^Uセルは極めて低い不良率を示した。

8T^Uセル、10T^Uセル、6TセルのULVRモードにおけるQSNMの分散（左）と累積分布（右）［クリックで拡大］ 出所：東京科学大学

　研究グループは、8T^Uセルを用い8kバイトのULVR-SRAMマクロ（M［8T^U］）を開発した。性能を比較するため、6Tセルや10T^Uセルを用いたマクロも設計し、待機時の電力を調べた。

　開発したM［8T^U］は、「スタンバイ（クロック有）」「スタンバイ（クロックゲーティング）」「超低電圧リテンション」「電源遮断」という、いずれの動作モードにおいても待機時の電力が小さかった。特に、動作モードがULVRの場合、従来セルを用いたSRAMマクロに比べ、待機時電力を93％も削減できることが分かった。0.16VのULVRモードでは、0.2VのULVRに比べ待機時電力をさらに23％削減できるという。

M［8T^U］のレイアウトおよび、M［8T^U］、M［10T^U］、［6T］の待機時電力［クリックで拡大］ 出所：東京科学大学