キヤノンと日本シノプシスがRapidusに委託へ：2nm GAAプロセス活用

キヤノンと日本シノプシスは2026年3月3日、新エネルギー・産業技術総合開発機構（NEDO）の公募事業に採択された次世代半導体の設計技術開発プロジェクトに参画すると発表した。両社はRapidusの2nm GAA（Gate All Around）プロセスを活用する。

[永山準，EE Times Japan]

　キヤノンと日本シノプシスは2026年3月3日、新エネルギー・産業技術総合開発機構（NEDO）の公募事業に採択された次世代半導体の設計技術開発プロジェクトに参画すると発表した。両社はRapidusの2nm GAA（Gate All Around）プロセスを活用しチップを試作する。

2nmとチップレット技術を活用

　キヤノンと日本シノプシスはNEDOが公募した「ポスト5G情報通信システ厶基盤強化研究開発事業／先端半導体製造技術の開発（助成）」に採択された研究開発プロジェクト「先端半導体技術を活用した画像処理SoC技術開発」に参画すると発表した。同プロジェクトでは、キヤノンの画像処理技術、日本シノプシスの設計技術を融合し、NEDOの支援のもと、次世代画像処理向け半導体の設計技術開発に共同で取り組む。

　両社は、2nm世代の微細プロセス技術を基盤に、複数チップを高密度に統合するチップレット技術を組み合わせることで、従来の単一チップ構成では実現が困難だった高性能かつ低消費電力な画像処理SoC（System on Chip）の設計技術を開発すると説明。これによって、「エッジ端末におけるリアルタイム画像処理やAI処理の高度化に対応しつつ、省電力化や小型化にも貢献することを目指す」としている。

　具体的にはまず、半導体プロセスを使い分けて2つのチップを開発し、電力効率と演算性能の両立を図る。そのうちチップ1にRapidusの2nm GAAプロセスを活用し、チップ間通信にはUCIeを使用。さらにチップ1とチップ2をチップレット構造でパッケージングする設計および試作をRapidusに委託する（下図）

先端半導体技術を活用した画像処理SoC技術開発について［クリックで拡大］出所：経産省

　キヤノンは「長年培ってきた画像処理技術とものづくりの強みを生かし、日本の先端半導体技術開発の加速と産業基盤の強化に貢献する。本プロジェクトを通じて、次世代半導体の研究開発を支え、イメージングやAI分野で技術の発展に寄与する」と述べている。