次世代チップ積層に関する3つの基盤技術を開発：独自の「ワッフルウエハー構造」など

東京科学大学は、次世代AIシステム向け高密度半導体集積技術「BBCube」を実現するため、「実装」「接続」「熱設計」に関する3つの基盤技術を、産学研究プラットフォーム「WOWアライアンス」と共同で開発した。

[馬本隆綱，EE Times Japan]

先端パッケージ技術におけるウエハーの反りや放熱性能を改善

　東京科学大学総合研究院WOWアライアンス異種機能集積研究ユニットの北田秀樹研究員、中條徳男特任教授、大場隆之特任教授らは2026年6月、次世代AIシステム向け高密度半導体集積技術「BBCube」を実現するため、「実装」「接続」「熱設計」に関する3つの基盤技術を、産学研究プラットフォーム「WOWアライアンス」と共同で開発したと発表した。

　AIシステム向け半導体デバイスは、これまで以上に高い演算性能やメモリ帯域が求められている。このため、複数のチップを高密度に集積できる先端パッケージ技術などが注目されている。一方で、チップ実装の高精度化や放熱性能の向上といった課題もある。

　BBCube技術は、平置きチップレットを3次元に積層し、バンプを用いずにシステムの小型化を可能にするアークテクチャ。ウエハー上にウエハーを接合しながら接続配線して積層する「WOW（Wafer-on-Wafer）」技術と、半導体チップをウエハー上に接合しながらWOW技術で接続配線する「COW（Chip-on-Wafer）」技術からなる。

　今回開発した「高精度チップ実装技術」「超高密度接続技術」および、「熱設計技術」は、BBCube技術の実用化に向けた基盤技術となる。その1つが、独自のワッフルウエハー構造を用いたCOW技術だ。チップをワッフルウエハー内に配置することで、チップ間隔を10μmまで縮小するとともに、ワッフルウエハーを積層するための技術を確立した。モールド樹脂の使用量も削減でき、実装時に生じるウエハーの反りは従来に比べ約30％低減できるという。

ワッフルウエハー構造を用いたCOW技術のイメージ［クリックで拡大］ 出所：東京科学大学

ワッフルウエハーによって反りを低減［クリックで拡大］ 出所：東京科学大学

　2つ目は、Via-Last TSVを用いたバンプレス接続技術だ。Via-Last TSVとRDL（ReDistribution Layer）を組み合わせることで、ワッフルウエハー上に配置したチップ同士を高密度に接続できる。従来のマイクロバンプ方式に比べ、同等以上の信号品質を維持しながら、同じ通信帯域を実現するために必要なチップ間接続面積を16分の1に低減可能とみている。

Via-Last TSVを用いた高密度接続構造［クリックで拡大］ 出所：東京科学大学

回路シミュレーション結果［クリックで拡大］ 出所：東京科学大学

　3つ目は、高密度3次元集積に対応する熱設計技術だ。ワッフルウエハー構造の熱特性は、マイクロバンプ構造に比べ、約52％も熱抵抗を低減できることが分かった。研究チームは今回、チップ全体を1μm分解能で評価できるマルチスケール熱解析技術も開発した。これまでは、100μm程度の分解能でしか解析できなかったという。

マルチスケール熱解析の一例［クリックで拡大］ 出所：東京科学大学

　研究チームは今後、AIアクセラレーターや次世代メモリなど実チップを用いて検証を行い、高性能で低消費電力のAIシステムを実現していく。また、テック・エクステンションを通じて量産技術の確立を進めるとともに、半導体メーカーなどと協力し、BBCubeの社会実装を加速させる。