3D積層チップ製造に新局面、先端走るTSMCが「統合型」を提案：プロセス技術 3次元積層（2/2 ページ）

TSMCは、3次元積層チップの製造工程のうち、前工程だけでなく後工程も同社が受け持つことを提案している。同社は信頼性向上や製造コスト削減が見込めると説明しているが、ファブレスの半導体ベンダーの選択肢を狭めることになる。

[Rick Merritt，EE Times]

意見は一致しておらず

　TSMCのYu氏は、米国カリフォルニア州で2011年12月12〜14日に開催された3次元積層に関する国際会議「3-D Architectures for Semiconductor Integration and Packaging」で講演し、同社の統合型手法をアピールした。

　まず、使用するファウンドリをTSMCの1社に絞ることにより、輸送量を削減して、3次元積層チップに使う薄型ウエハーを損傷する可能性を減らせる。そして、チップが損傷した場合の賠償責任の所在を明らかにすることが可能だという。さらに、不要な手順を排除して製造コストを削減することにより、後工程のパートナー企業を使う場合よりも設備投資額を削減できると主張する。

　質疑応答において、後工程関連のアナリストであるJan Vardaman氏は、TSMCのYu氏に対し、「後工程を専業とする企業が保有している、試験や組立てなどの専門技術を、TSMCは今後どのように開発していくのか」と質問した。

　これに対してYu氏は、「当社が新手法の提案を始めてからまだ10カ月にも満たない。新手法を提案したきっかけは、さまざまな顧客と共同で3次元積層チップに取り組んだ結果、現在の枠組みでは信頼性に関する課題の解決が難しい上にリスクも高く、複雑であることが明らかになったためだ。このような新たな局面において、従来の手法はもはや時代遅れになる恐れがある。自ら進んで責任を負い、問題に対処できる存在が必要になる」と述べた。

　Xilinxは引き続き、TSMCとAmkor Technologyというように、ファウンドリと後工程のパートナー企業を組み合わせた手法を採用する予定だ。2011年初めに発表した「Virtex-7 2000T」と同じく「2.5Dチップ」を手掛けていくという（Virtex-7 2000Tの関連記事その1、その2）。XilinxのCTOを務めるIvo Bolsens氏は、EE Timesの取材に応じ、「ファブレス業界には全体的にもっと高い自由度が必要だ。既存の特定の設計フローに対する技術的な理由も見当たらない」と語った。

　あるアナリストは、「TSMCは今後、数多くの競合相手に直面することにより、チームプレーヤーとしての位置付けを余儀なくされる」と予想した。米国の市場調査会社であるSemico ResearchのJim Feldhan氏は、「TSMCは、あらゆることに挑戦しようとしている。非常に意欲的だが、新しいプロセスが理解を得られるように他の業界でも段階的に議論を進める必要がある」と述べている。フランスの市場調査会社であるYole DeveloppementのJeff Perkins氏は、「TSMCは、独自の新手法を実現すべく強固に主張しているが、大きな金額が動くことになるため、他のメーカー各社は3次元積層技術を軽視したり、この話題から離れていくようなことはないだろう」と述べている。

【翻訳：田中留美、編集：EE Times Japan】