「経験で設計すると失敗する」、ルネサスが提示する16nm FinFET SRAMの課題：メモリ/ストレージ技術（3/3 ページ）

ルネサス エレクトロニクスは、16nm FinFETプロセスを用いてSRAMを試作したと発表した。プレーナ型MOSFETを使う場合に比べて低い動作電圧で高速読み出しに成功しているが、一方でFinFETと、微細化プロセスを用いたことによる課題も増えている。

[村尾麻悠子，EE Times Japan]

“経験で設計”すると失敗する

　新居氏は、FinFET SRAMの懸念事項として、特性のばらつきの大きさを挙げている。同氏は「ウエハー間、ロット間、同じウエハー内のダイのばらつきなど、グローバルな（包括的な）ばらつきがやはり大きく、ここが最も気にしているところだ」と述べる。さらに「Finになって、いろいろな所に寄生容量が増えた。そのため、“本当に消費電力が下がるのか”という点についてはわれわれも心配している」（同氏）と懸念を口にする。こうしたFinに起因する容量のばらつきは28nmプロセスのプレーナ型MOSFETに比べて増大し、これが速度ばらつきにもつながっているという。

　さらに、「配線抵抗が思ったよりも大きい」（新居氏）ことも課題だ。28nmに比べてR（抵抗）C（容量）が増大するので、速度が出ない、動作マージンが取れないといった問題につながると指摘している。同氏は、「今までの経験で設計すると失敗するおそれがある。きちんとRとCを計算して設計しなければならない」と続けた。

左＝寄生容量のばらつきは、速度のばらつきにつながる。右＝新居氏は、配線抵抗の大きさにも懸念を示している（クリックで拡大） 出典：ルネサス エレクトロニクス