着実な進展を見せるMRAM技術：福田昭のデバイス通信 IEDM 2015プレビュー（10）（2/2 ページ）

今回から、カンファレンス最終日のセッションを紹介する。セッション26は、「MRAM、DRAMとSRAM」をテーマに講演が進んでいく。MRAMについては計4件の論文発表があり、例えばQualcomm Technologiesらは、40nmルールのCMOSロジックに埋め込むことを想定したSTT-MRAM技術を報告する。

[福田昭，EE Times Japan]

1Gビットの磁気トンネル接合アレイを試作

　セッション26（メモリ技術）のサブテーマは「MRAM、DRAMとSRAM」である。全部で7件の講演があり、はじめにMRAMが4件、次いでDRAMが2件、最後にSRAMが1件という構成になっている。

　MRAMの講演ではまず、Qualcomm TechnologiesとTDK-Headway Technologiesの共同研究チームが40nmルールのCMOSロジックに埋め込むことを想定したSTT-MRAM技術を報告する（講演番号26.1）。垂直磁気記録方式の磁気トンネル接合（MTJ）素子を使っている。入出力バス幅が32/64ビットの1Mビットマクロを試作した。読み出しアクセス時間と書き込みサイクル時間はともに20ナノ秒と短い。

　続いてApplied MaterialsとQualcomm Technologiesの共同研究チームが、埋め込み用STT-MRAMを想定した1Gビットの垂直磁気MTJアレイの試作結果を発表する（講演番号26.2）。MTJの直径は50nm弱と小さい。MTJのスイッチングに必要な時間は最短で10ナノ秒である。スイッチング・サイクルの寿命は10¹²回を超える。

　それからIBM-Micron MRAM AllianceとIBM-Samsung MRAM Alliance、IBM TJ Watson Research Centerの共同研究グループが、二重のトンネル障壁を備えるMTJを使用したSTT-MRAM技術を発表する（講演番号26.3）。単一のトンネル障壁を備える従来のMTJに比べ、スイッチング効率の上昇、動作ウィンドウの拡大、耐圧の増加といった性能の向上がみられた。

　DRAMの講演では、Samsung Electronicsが20nmの微細加工技術による大容量・高密度DRAM技術を報告する（講演番号26.5）。蜂の巣状のセルキャパシタ技術やエアギャップによる低容量絶縁技術などの要素技術を駆使した。

　SRAMの講演では、Zeno SemiconductorとMarvell Semiconductor、Stanford Universityの共同研究グループが、たった1個のトランジスタで構成する高密度SRAM技術を発表する（講演番号26.7）。トランジスタの双安定状態をデータの記憶に利用する。製造には、28nmのバルクCMOSプロセスを使う。メモリセル面積は、6トランジスタのSRAMに比べると5分の1に小さくなるとする。

セッション26の講演一覧（クリックで拡大）

（次回に続く）