「SEMICON West 2016」、imecが展望する5nm世代の配線技術（後編）：福田昭のデバイス通信（95）（2/2 ページ）

前回に続き、5nm世代のロジック配線プロセスを展望したimecの講演を紹介する。後編となる今回は、微細化に対応して配線抵抗（R）と配線容量（C）を最適化する方法について解説する。

[福田昭，EE Times Japan]

多孔質絶縁材料をエッチング用プラズマから守る

　続いて配線容量（C）の最適化である。最適化といっても、層間絶縁膜の比誘電率を最小化することで、配線容量をなるべく低くすることに相当する。

　現在は材料レベルでの誘電率低減は限界に達しつつある。最も誘電率の低い材料は大気あるいは真空（比誘電率は1.0）なので、数多くの孔を内蔵する多孔質の誘電体材料（Porous Materials）が、究極の低誘電率材料として選ばれている。比誘電率が2.4以下の層間絶縁膜材料は、多孔質材料でなければほぼ、実現できない。

　ただし、多孔質材料はいくつもの問題点を抱える。その代表が、プラズマエッチングによって大きな損傷（厳密には材料組成が変化して比誘電率が上昇する）を受けることだ。このため、プラズマによる損傷を緩和したり、あるいは、損傷を修復したりといった技術が必要となる。

　多孔質の低誘電率絶縁材料をプラズマから保護する技術の代表は、IBMが開発したP4（Post Porosity Plasma Protection）技術と、imecが開発したクライオエッチ（クライオジェニックエッチング、Cryogenic Etching）技術である。P4技術では、高温で分解する高分子材料によって孔（Pore）を充てんする。プラズマエッチングなどの一連のプロセスが完了した後で、高温処理によって充てん材料を分解する。

　クライオエッチ技術では、プラズマの温度をマイナス80℃以下の低温に下げ、エッチング用ガス分子が低温下で凝縮した膜によって孔の内壁を薄く覆うことで、ダメージを軽減する。

多孔質材料の低誘電率層間絶縁膜をプラズマエッチングから保護する技術。imecの講演スライドから（クリックで拡大）

3次元化によって配線長を短くする

　講演者のWilson氏はさらに、配線長を短縮するために3次元積層した高性能プロセッサというアイデアを示した。高性能のマルチコアプロセッサでは大容量のSRAMキャッシュを搭載する。シリコンダイ面積は大きくなり、従って配線が長く、配線抵抗が高く、配線容量が大きくなってしまう。

　そこでプロセッサ全体をSRAMキャッシュ層とCPUコア層に分割し、2層構造とする。この結果、トータルの配線長が半分に短くなるとともに、配線による消費電力も半分に減少する。

　そしてCPUコア層はトランジスタをFinFETのままにしておき、微細化のペースを緩やかにする。一方でSRAMキャッシュ層はトランジスタをナノワイヤFETにすることで微細化を進め、キャッシュの容量を拡大する。シリコンダイ面積を変えずにキャッシュ容量を拡大することで、プロセッサの処理性能を高める。

配線長を短くするために高性能プロセッサをSRAMキャッシュ層とCPUコア層（ロジック層）に分割して3次元積層する。imecの講演スライドから（クリックで拡大）

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